프로젝트 결과 보고서 제출일 수업 명 팀 명 프로젝트 주제 D Flip-Flop을 활용한 십진 감가산기 팀장 및 팀원 1) 프로젝트 목차 설계 요구 사항 분석 일정 계획 및 역할 분담 ... to 7segment 프로젝트 사용 부품 입력 모듈 74LS74 D FLIP-FLOP – 5개 7447 BCD to 7-Segment & 7-Segment display 1개 7404 ... Flop-Flop / Negative Edge D Flip-flop = 입력저장 계산 - 1차 가,감산-> 가산 예외처리(sum>9 : +0110) , 감산 예외처리(sub 7447 BCD
감가산기 : 감산기와 가산기의 차이와 유사성을 확인하고 두 개의 회로를 합쳐서 구현 3. 곱셈기 ( 승산기 ) : 2 진수 곱셈 방식과 구현 4. ... 감가산기 - 계산기의 집적도를 고려 가산기와 감산기를 동시에 설계 -AND, OR, XOR 와 같은 기본 소자들로 FULL ADDER 를 구현하고 , 이를 합쳐서 가산기를 구현했다 ... 빼기 스위치 (- SW) B 출력 0 0 0 0 1 1 1 0 1( Bbar ) 1 1 0( Bbar ) PSPICE 결과 3 PSPICE Simulation( 감가산기 ) 설계 이론
위 그림은 2의 보수체계를 이용한 병렬 감가산기이다. 2.HD74HC74P-D플립플롭 앞에서 보았던, 입력부에서도 HD74HC74P가 있었다. ... 이러한 기능을 통해 우리가 저장부에서 UCY7483N을 통해 감가산을 하고 그 감가산한 결과를 HD74HC74P에 걸쳐 저장을 하고 추가적인 연산을 한 후 아래 왼쪽 그림과 같은 논리회로를 ... V open collector outputs 74LS47은 BCD신호를 받아 7세그먼트 FND를 디스플레이해주는 IC이다.
나눗셈의 나머지 구현 위에서 설명한 나눗셈기, 곱셈기 그리고 감가산기를 이용하여 나눗셈 역 ... 디스플레이에서 숫자를 입력받으면 이 숫자는 BCD 코드의 형태로 ’BCD TO 7 SEG‘ 심볼로 입력된다. ... 결과를 다시 7-Segment에 표시하기 위해 뒤에 설명할 2진수를 BCD코드로 바꾸는 symbol(Binary To BCD)이 있다.
◈ 4비트 전감가산기 -설계예비- 2조 2008065321 권태영 1. 설계 이론 ALU는 산술 연산회로와 논리 연산회로로 나누어진다. 산술 연산에는 가산, 감산, 증가, 감소 등의 8가지 기능을 수행한다. 이를 위한 회로는 MUX와 ADDER로 구성된다. 이들 기능..
BCD 가산 결과가 10부터 18일 때 이 때에는 BCD는 0부터 9까지 밖에 나타낼 수 없으므로 BCD의 자리올림이 필요하며, 그 합에서 1010 을 (-)하든지 0110 (1010 ... 따라서 그대로는 가산이 되지 않으며 다음과 같은 보정과정을 거쳐야 한다. ① BCD 가산결과가 0부터 9일 때 이 경우에는 2진 가산의 결과가 그대로 BCD의 가산 결과가 된다. ② ... BCD 가산기BCD 가산기 구성 2진화 10진수는 4비트로 10진수의 한자리를 0부터 9까지 나타내고 있기 때문에 2진 가산 결과의 합은 10진수로는 2 (0~9)로 0부터 18까지
