"gate" 검색결과 381-400 / 9,199건

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  실험22 flip-flop 회로 예비레포트

  제목 : flip-flop 회로 ⑴ RS flip-flop (NOR Gate 사용)에서 입력 R=S=1 일 때 출력이 금지 상태가 되는 이유를 고찰하라. ... NOR 게이트가 1을 출력하기 위해서는 모든 입력이 0이 되어야 하기 때문에 NOR 게이트의 특성에서 오는 제한된 조건이라고 볼 수 있다. ⑵ RS flip-flop (NAND Gate

  리포트 | 2페이지 | 1,000원 | 등록일 2020.04.15

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  국외 철골구조 건축물 사례조사 PPT

  철골구조 사례조사 1 2 3 Capital gate tower 캐피탈 게이트 타워 , 두바이 Sendai Mediatheque 센다이 미디어 테크 , 일본 P resentation ... 층수 : 35 층 높이 : 160m 바닥면적 : 53,100 m 2 사막의도시의 발전과 함께 진화를 의미하는 횃불처럼 등장한 캐피탈 게이트 (Capital Gate) 는 다국적 글로벌 ... 디자인 특징 Capital gate tower 캐피탈 게이트 타워 위치 , : 두바이 , 아랍에미리트 용도 : 다용도 오피스 , 호텔 공법 : 다이어그리드 공법 철강재량 : 13,200t

  리포트 | 18페이지 | 2,000원 | 등록일 2019.11.10

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  자살 예방을 위한 대안 마련

  따라서 Gate Keeper 활동을 활성화해 학생의 자살 징후를 사전에 감지하고 자살을 예방할 수 있도록 도와야 할 것이다. ... 또한, 교육청에서는 자살 예방 교육 전문성 신장을 위해 교직원 대상 자살 예방 Gate Keeper 교육이 시행되어야 할 것이다. ... 또한, 학생 스스로 Gate Keeper가 되어 자살위기의 친구에게 응원과 격려, 사랑의 메시지를 전해 친구가 자살이라는 극단적인 선택을 하지 않도록 도와야 할 것이다.

  리포트 | 3페이지 | 2,000원 | 등록일 2020.05.18

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  [부산대 재료공]주조응고 기말고사 정리

  -Gating : 주형을 채울 때 난류 형성을 최소화하여 공기가 혼입되는 것을 막고 침식, 개재물, 온도구배, 등을 조절하여 온전한 제품을 만들기 위해 gating이 필요하다. * ... * Risering / gating의 필요성 -Risering : 주형에 주입된 용탕이 냉각함에 따라 수축이 일어난다. ... Blind riser, pattern allowance, gating ratio -blind riser : 사형으로 밀폐되어져 있어 겉면에서 보이지 않는 riser를 blind riser라고

  시험자료 | 4페이지 | 4,000원 | 등록일 2019.08.27

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  시립대 전전설2 Velilog 결과리포트 6주차

  배경 이론 (1) NAND Gate를 이용한 LATCH 2개의 NAND게이트로 구성된 래치로써 Reset값에 따라 Q가 결정된다. ... 진리표 SET RESET OUTPUT 0 0 변화없음 0 1 Q = 1 / Q’ = 0 1 0 Q = 0 / Q’ = 1 1 1 알수없는 값 (2) NOR Gate를 이용한 LATCH

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  [서울시립대 반도체소자] 6단원 노트정리 - MOSFET

  새로운 capacitance가 직렬 연결되는 형태 body effect coefficient 얇게 → gate 가깝게 → gate 영향 증가 두껍게 → source, body 멀게 ... : PMOS gate is wider than NMOS gate ← designing sol.) 1은 의 PMOS에 의해, 0은 source의 NMOS에 의해 출력된다. memory ... . cf.) multi-finger layout: structural deformation → reduce gate length → reduce size (gate length) scale

  리포트 | 19페이지 | 1,500원 | 등록일 2021.12.31 | 수정일 2022.01.24

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  생명존중 및 생명지킴 교육활성화를 위한 방안

  따라서 학교관리자, 학생위기관리 담당자는 Gate Keeper 의무교육을 시행하고 희망하는 교직원이 Gate Keeper로 활동 할 수 있도록 지원해 주어야 할 것이다. ... 셋째, 자살예방을 위한 전문 인력 확충과 Gate Keeper활동 활성화, 체계적인 자살예방교육을 실시해야 한다. 대부분의 자살을 시도하는 학생은 자살 사전 징후를 보인다. ... 따라서 생명존중 거버넌스 구축, 학교 위기관리 활성화, 자살예방을 위한 교원의 역량강화와 Gate Keeper 활동, 학생주도의 생명존중 생명지킴활동을 통해 학생들의 생명을 보호하고

  리포트 | 4페이지 | 2,000원 | 등록일 2020.05.18

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  관련 이론 -FPGA FPGA(field programmable gate array)란 설계가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다. ... -Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다. -1-bitFullAdder와

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

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  T-CAD를 이용한 NMOS의 특성향상

  Material of Gate/Source/Drain 4. Geometry (Oxide Thickness, Gate Length) 설계 변수 설계 방법 개요 Nmos 의 구조와

  리포트 | 24페이지 | 3,000원 | 등록일 2020.12.02 | 수정일 2021.02.23

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  홍익대 실험 프로젝트 <Two Stage Amplifer 회로설계> 입니다. mosfet를 사용한 회로이며, pspice에서 2N7000/FAI 소자를 사용했습니다.

  M1의 gate voltage는 VCC보다 작게 8V를 넣었다. ... Cascode에서 M3가 Common Source stage로 M1이 Common gate stage로 구성하였다. ... 그렇기 때문에 DC Voltage를 saturation mode에 맞게 gate쪽에 저항인 R1과 R2를 조절하였다.

  리포트 | 9페이지 | 2,500원 | 등록일 2022.06.26 | 수정일 2023.03.14

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  베릴로그 전가산기 설계

  모든 결과값을 확인해보면 위의 진리표와 일치함을 확인할 수 있다. a) gate-level로 설계하라.

  리포트 | 5페이지 | 2,500원 | 등록일 2021.06.08

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  논리회로실험 A+예비보고서 3 Adder & Subtracter

  -반가산기는 XOR gate, AND gate의 논리회로만으로 구성할 수 있다. ... 실험 목적-Logic gate를 이용하여 가산기(Adder)와 감산기(Subtracter)를 구성할 수 있다.

  리포트 | 7페이지 | 1,000원 | 등록일 2020.10.09

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  MOSCAP 전기적 특성

  따라서 Gate 바이어스의 크기를 조절해 값을 측정할 수 있다. 위의 그래프는 Gate에 인가한 전압 값에 따른 MOS 내 capacitance값을 나타낸 그래프이다. ... 반면 는 Gate 바이어스의 크기에 따라 공핍층의 두께가 달라지기 때문에 capacitance 값이 일정하지 않다. ... 그런데 Gate 바이어스와 Drain 바이어스값을 증가시킬 때 Drain 전류 값을 측정하였는데 모두 일정하게 증가하는 결과가 나왔다.

  리포트 | 7페이지 | 1,000원 | 등록일 2020.04.21

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  모더니즘과 이데올로기 건축 PPT / 독일 및 미국 관점

  -1911 년 켈커타 - 델리로 수도 이전 - 새롭게 이전한 수도에서 ‘ 무굴 왕궁 ’ 의 화려한 행사를 통해 식민정치의 정당성을 확보하고자 했다 New Delhi – India Gate ... Edwin Lutyens) ‘ 인도문 ( 뉴델리 )’ New Tradition 고전양식에 새로운 재료 ( 철 / 유리 ) 를 끼워 맞춘 것에 불과하다 , 갑갑하다 인도문 (India Gate

  리포트 | 18페이지 | 2,000원 | 등록일 2022.01.07 | 수정일 2022.11.29

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  Boost 컨버터 실험 결과보고서

  gate 와 source 사이 양단 전압) 파형을 관찰하라. ... 처음 gate 구동 실험 (2)에서 발생한 노이즈부터 오실로스코프의 영향이 있었는지 알 수 없었고, 인덕터 전압 측정에서도 trouble shooting이 부족했다. ... Convertor diode IRF540 MOSFET 0.15V 0.56V gate 구동 실험 함수발생기의 전압크기, 주파수, duty ratio를 각각 5V, 10kHz, 0.6으로

  리포트 | 7페이지 | 1,000원 | 등록일 2022.02.21

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  기초실험 16장 J-FET의 특성 및 응용 결과 레포트

  다음 실험으로는 같은 실험이지만 dc gate 전류제어에서 ac gate 전류제어 실험이 된 것인데 실험결과는 다음과 같다. ... SCR이 ON상태가 된 이후에는 gate는 제어능력을 상실한다. ... 일반적인 정현파 파형임을 알수있지만 실험과정에 따라 gate전류 조절용 저항을 조절하여 gate전류를 조절해주게되면 SCR이 도통되어 Braekdown전압 보다 높은전압에선 전압이

  리포트 | 6페이지 | 1,500원 | 등록일 2020.10.29

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  자연재해 방재 대책에 관한 연구 - 지진해일의 발생원인과 대책을 중심으로 -

  [그림 6]플랩게이트(flap gate)식 쓰나미 방파제 (송남수, 2018) Ⅳ. ... 플랩게이트(flap gate)식 방파제 보통은 해저에 있다가 쓰나미, 폭풍해일의 발생이 예상될 때에 항 입구를 폐쇄하는 방조게이트이다. ... 플랩게이트(flap gate)식 방파제 Ⅳ. 결 론 Ⅴ. 참고문헌 Ⅰ.서론 지진해일이란 해저지진에 의해서 발생되는 자연현상으로 많은 재산과 인명피해를 초래한다.

  리포트 | 7페이지 | 1,500원 | 등록일 2019.08.19

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  MOSFET scaling down issue report

  Drain Voltage가 gate voltage, body voltage와 큰 차이가 나게 되는 경우 depletion region이 gate와 drain이 overlap되는 구간으로 ... GIDL GIDL은 gate induced drain leakage로 MOSFET에서 발생할 수 있는 leakage current 중 하나이다. ... 위 식과 같이 표현되고 이는 long channel과는 동일하지 않으며, gate전압에 선형적인 변화와 saturation velocity가 추가되었다.

  리포트 | 9페이지 | 1,000원 | 등록일 2022.02.21

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  웨딩플래너 탬플릿

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  ppt테마 | 36페이지 | 1,500원 | 등록일 2024.01.13

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  [A+결과레포트 전자회로설계실습]9. Current-Steering 회로와 Differential Amplifier 설계

  그 방법은 gate의 사이즈, 즉 W/L만 바꾸는 방법으로 전류를 조절한다. 이것이 Current steering이다. ... 그 이유는 M1의 Drain과 Gate가 전선으로 연결되어 있기 때문이고 PSPICE상 시뮬레이션 결과와 실험 값의 오차율은 1.29%로 측정되었다. ... 또한, 의 gate-source voltage을 측정한 결과 2.17V로 측정 되었으며 이는 시뮬레이션 값(2.198V)와 1.29%의 오차율을 보였다.

  리포트 | 12페이지 | 2,000원 | 등록일 2020.11.26

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