"gate" 검색결과 361-380 / 9,200건

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  [A+] 중앙대 아날로그 및 디지털회로 설계실습7 논리함수와 게이트 예비보고서

  실습 준비물 부품 스위치 : 2개 AND gate 74HC08 : 2개 OR gate 74HC32 : 1개 Inverter 74HC04 : 2개 NAND gate 74HC00 : 1개 ... NOR gate 74HC02 : 1개 XOR gate 74HC86 : 1개 사용장비 오실로스코프(Oscilloscope) : 1대 브레드보드(Bread board) : 1개 함수발생기 ... 출력을 연결한다. ④ 오실로스코프의 화면으로 NAND gate의 출력 파형이 truth table에 따라 정상적으로 작동하는지 확인한다. ⑤ NAND gate의 전원 단자에 걸리는

  리포트 | 5페이지 | 1,000원 | 등록일 2021.09.06

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  인하대 fpga 4주차 latch, FF, counter보고서

  FPGA 4주차 보고서 Gated D latch D_ Flip-flop RTL MAP test_bench 4bit-up counter RTL MAP test bench 4bit down

  리포트 | 14페이지 | 3,000원 | 등록일 2020.07.07

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  서강대학교 디지털논리회로실험 레포트 4주차

  이와 같은 문제를 최소화할 수 있는 gate 배열방법에 대해 알아보시오. ... . - Exclusive-OR gate의 동작원리와 활용방법을 이해한다. - Three-state 소자의 동작원리와 활용방법을 이해한다. 3.이론 3-1) Multiplexers Multiplexer는 ... (힌트: parity checker로 사용되는 74x280의 datasheet에 있는 내부 구성도를 참조) -이번 실험에서 설계한 parity circuit은 직렬로 XOR gate를

  리포트 | 24페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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  인하대학교 나노집적반도체소자 MOSCAPACITOR 설계 및 분석

  MOS Capacitor 동작 원리 - Gate Material - Metal Gate Material 고려사항 및 선택 - Oxide Material - Oxide Thickness ... 하지만, Metal Gate를 도입하면서 RPS effect를 줄일 수 있었습니다. ... Integration Scheme - Gate-Last Integration Scheme III.

  리포트 | 50페이지 | 50,000원 | 등록일 2024.01.07

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  T-cad를 이용한 소자의 특성 변경과 분석

  gate",i." ... gate",i." ... -----IdVg solve init solve vdrain=0.1 log outfile=idvg.log solve vgate=0 vstep=0.05 vfinal=1.2 name=gate

  리포트 | 115페이지 | 3,000원 | 등록일 2020.04.29 | 수정일 2020.08.19

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  고려대학교 기계공학실험2 A+학점 Pipe friction 실험 만점 보고서

  Gate valve, Glove valve, Ball valve의 특성 조사 - Gate valve 게이트 밸브는 유체가 흐르는 방향에 대하여 디스크가 직각으로 이동하여 유로를 개폐하는 ... 직경D(m) L(m) Q(m ^{3} /h)V(m/s)h _{f} (mm)f 7-8 (gate) 1.25 0.0318 2 0.99 0.347 3 0.00775 9-10 (glove) ... 경험적으로 각 밸브가 가지는 손실계수는 Glove valve는 10.0, Gate valve는 0.19, Ball valve는 0.05정도의 값을 가지는 것으로 알려져 있다.

  리포트 | 8페이지 | 2,000원 | 등록일 2022.04.18

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  전자전기컴퓨터설계실험2(전전설2) (3) Logic Design using Verilog HDL

  AND Gate (35) 2.2. NAND Gate (52) 2.3. 3-input NOR Gate (69) Ⅲ. 결론 (83) Ⅳ. ... Gate Primitives (17) 1.1.7. Delay (19) 1.1.8. Assign (20) 1.1.9. Always (22) 1.1.10.

  리포트 | 84페이지 | 2,000원 | 등록일 2019.10.11 | 수정일 2021.04.29

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  시립대_전전설2_Velilog_예비리포트_1주치

  실험 장비 및 부품 1) 장비 전원 공급기(GPS-3303) Breadboard 2) 부품 TTL(7432 OR Gate IC / 7486 XOR Gate IC / 7408 AND ... 참고 문헌 1) 교안 2) 마이크로 프로세서 교재 3) TTL gate datasheet ... Gate IC) 저항(4.7kΩ 2개, 220Ω 1개, 330Ω 2개) LED(Red 2개) 2pole DIP 스위치 1개 4.

  리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

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  인하대 VLSI 설계 4주차 XOR

  XOR Gate XOR Gate 입력 출력 0 0 0 0 1 1 1 0 1 1 1 0 : XOR Gate는 두 입력 값이 서로 다른 경우 1을, 서로 같은 경우 0을 출력하는 gate로 ... [그림 1]은 XOR Gate의 trangistor level layout이다. ... XOR gate를 구현하기 위해 입력 A, B 그리고 를 만들기 위한 Inverter 2개가 요구된다. eq \o\ac(○,2) PMOS, NMOS의Size 설정: Hole의 mobility

  리포트 | 9페이지 | 2,000원 | 등록일 2023.03.15 | 수정일 2023.03.22

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  서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 예비 보고서

  : 3-Input NAND gate ⑤ 74LS20 : 4-Input NAND gate ⑥ 74LS32 : 2-Input OR gate 4. ... [그림 14] 3) 그 외 사용 부품 ① 74LS00 : 2-Input NAND gate ② 74LS04 : NOT gate ③ 74LS08 : 2-Input AND gate ④ 74LS10 ... [그림 21] [그림 22] 5) 3-bit 비교기 구현 실험에서는 3-Input OR gate를 사용할 수 없으므로 [그림 12]의 회로 대신 2개의 2-Input OR gate를

  리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  논리 게이트 및 부울 함수 구현 회로실험 예비보고서(고찰 포함)A+

  예비보고서 논리 게이트 및 부울 함수의 구현 목적 AND, OR, NOT, NAND, NOR, XOR, XNOR 의 논리 함수 개념과 Gate의 구조 및 기능을 습득한다. ... AND, OR, NOT, NAND, NOR, XOR, XNOR 의 논리 함수 개념과 Gate의 구조 및 기능을 습득한다. PAGE \* MERGEFORMAT 2 ... Logic) - 게이트(Gate) : 부울 함수를 실행하는 물리적인 장치(device) - 게이트 로직 : 논리 게이트를 이용하여 부울 함수를 실행(implement)하는 테크닉

  리포트 | 5페이지 | 1,500원 | 등록일 2022.11.14 | 수정일 2024.04.19

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  전전설2 3주차 실험 결과레포트

  Basic Gates in Verilog 결과보고서 담당 교수 : 교수님 학과 : 전자전기컴퓨터공학부 학번 : 이름 : 제출한 날짜 : 1. ... 실험목적 : 여러가지 Verilog HDL 언어의 기본 사용법을 익힌다. - 비트 단위 연산자를 이용하는 방법 - Gate Primitive를 사용하는 방법 - Behavioral ... Gate Primitive를 이용한 Two-input AND 케이트 설계 1. File > New project에서 새 프로젝트를 ‘my_and3’의 이름으로 생성한다. 2.

  리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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  11주차-실험11 예비 - MOSFET CS, CG, CD 증폭기

  실험 목적 MOSFET은 BJT(Bipolar Junction Transistor)와 마찬가지로 3개의 단자(Gate, Source, Drain)를 가지고 있기 때문에 이 3개의 단자에 ... 드레인 전류는 게이트 소스 전압과 위상이 같고 드레인 소스 전압과는 180의 위상차를 가지고 있다. 2) CG ( Common-Gate ) 증폭기 게이트에 접지된 소스와 드레인 사이의

  리포트 | 2페이지 | 1,500원 | 등록일 2020.10.02 | 수정일 2020.11.15

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  [영작문 과제] The Person I Admire the Most

  The Person I Admire the Most I can say many great people such as Bill Gates, Steve Jobs, and Jackie Kennedy

  리포트 | 2페이지 | 1,000원 | 등록일 2019.12.10

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  9. 4-bit Adder 회로 설계 예비보고서 - [아날로그및디지털회로설계실습 A+ 인증]

  실습 준비 실습 준비물 부품 저항 330Ω, 1/2W, 5% Inverter 74HC04 NAND gate 74HC00 NOR gate 74HC02 AND gate 74HC08 OR ... (B) 와 (C) 에서 설계한 회로도를 통해 XOR gate 를 사용하면 더 적은 수의 gate 로 전가산기를 설계할 수 있음을 알 수 있다. ... gate 74HC32 XOR gate 74HC86 LED switch 10개 4개 5개 5개 5개 5개 2개 10개 10개 사용장비 및 소프트웨어 (PSpice Lite ver.

  리포트 | 10페이지 | 1,000원 | 등록일 2022.10.30 | 수정일 2023.01.03

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  Term_Project_보고서_1조

  and gate에서 나온 두 값들을 or시켜주고 carry값과 0을 or gate에 넣어서 carry값이 나오게 한 다음 두 개의 or gate에서 나온 값들을 다시 or gate를 ... )과 7432(or gate)를 사용하여 다음 74283(FULL ADDER)에 넣어주었다. 3 개의 or gate를 사용하여 and gate에서 나온 두개의 값들을 더해주고 carry값과 ... )와 7432(or gate)를 사용하여 2번째 74283(FULL ADDER)에 넣어주었다. 3 input or gate의 소자를 구하지 못하여 3 개의 or gate를 사용하여

  리포트 | 7페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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  [논리회로실험] Latch & Flip-Flop - 결과보고서

  QQ'=10 Enable(C)=0일 때 S와 R의 입력에 상관없이 이전 상태 유지 예상결과 Truth table과 일치한다. 2) 실험 2 : D Latch with Enable (Gate ... =0이면 Q=0 CLK(C)=0일 때 D의 입력에 상관없이 이전 상태 유지 예상결과 Truth table과 일치한다. 4) 실험 4 : J-K Latch with Enable ( Gate

  리포트 | 6페이지 | 1,000원 | 등록일 2021.05.04

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  반도체공정 Report-1

  (GIDL, Gate Induced Drain Leakage,밑그림 참조) 이는 body, gate 전압과의 차이가 심할수록 발생하게 됩니다. ... 기존 메모리에 사용되는 트랜지스터는 다루기 힘든 silicide control gate, inter-poly dielectric, poly-silicon floating gate, ... 또 다른 과제는 매우 신뢰성이 높은 gate insulator이다.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.04.11

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  [소자및공정 에리카 A+] CMOS Inverter Mask design Project

  Polysilicon gate 형성 Transistor에서 gate는 매우 중요한 부분이기 때문에 기판 보호와 gate의 보호를 위하여 얇은 산화막을 기판 위에 형성한다. ... 이때도 역시 gate쪽의 polysilicon의 영향으로 불순물이 doping되지 못하고 별도의 mask없이 source, gate, drain이 정렬된다. ... 그 이후에 poly-silicon을 기판 전면에 CDV 기술을 이용하여 형성하고 Poly gate mask를 사용하여 Photolithography로 gate 영역을 patterning

  리포트 | 10페이지 | 2,000원 | 등록일 2020.05.14 | 수정일 2020.08.26

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  전남대학교 일반물리실험 - 속력측정 결과레포트 (A+)

  이는 설치한 레일의 최저점과 일치한다. 3. photo-gate를 사용한 속력 측정 시간(s) 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 위치(m)

  리포트 | 6페이지 | 1,000원 | 등록일 2021.06.25

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