"Logical-Event" 검색결과 181-200 / 444건

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  Spartan 3E Board를 사용하여 디지털 시계 만들기

  ; begin if ( reset = '0' ) then clk_cnt := 0; tmp_clk := '0'; elsif( clk'event and clk='1 ... 전자전기컴퓨터설계실험2 Spartan 3E Board를 사용한 Digital Clock 설계 제출일자: 2010-12-14 지도 교수: 김규식 교수님 지도 조교: 김경훈 조교님 2009440088 ... = 50000000; output_freq : positive := 1000 ); port( clk : in std_logic ; reset : in std_logic

  리포트 | 23페이지 | 5,000원 | 등록일 2011.10.30

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  FSM Vending-Machine 실험설계

  FSM Vending-Machine 설계① HDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all ... in_rst) begin if(in_rst=`0`) then c_state ... in_coin : in std_logic ; in_cofsel : in std_logic ; in_cofser : in std_logic

  리포트 | 4페이지 | 1,000원 | 등록일 2009.12.06

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  태극기 휘날리며 영어 감상문(독후감) 태극기 휘날리며(Tae Guk Gi Brotherhood of war)

  But a brutal change of events causes Jin-Tae to change sides, and Jin-Seok makes a final effort to redeem ... There are also problems with logic. ... and fiance, Kim Young-Shin.

  리포트 | 3페이지 | 1,000원 | 등록일 2012.12.19

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  4-bit Right Shift Register

  때만 실행 process(CLK) begin if CLK'event and CLK='1' -- CLK이 rising edge일 때 then C(3) ... for the Unit Under Test (UUT) -- rsr component 선언 COMPONENT rsr PORT( CLK : IN std_logic; SI : IN std_logic ... -- library LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.all; USE ieee.numeric_std.ALL

  리포트 | 9페이지 | 1,500원 | 등록일 2011.06.06

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  VHDL - 디지털 스톱워치(Digital Stop Watch) 프로젝트

  Hz를 만드는 회로 entity hz is port(clk, nclr : in std_logic;-- nclr는 사례화문에서 not reset hz100 : out std_logic ... ; begin if( nclr = '0') then cnt := 0; shz100 :='0'; elsif (clk'event and clk='1') then if (cnt = 4) ... architecture hb of hz is begin process(nclr,clk) variable cnt : integer range 0 to 5; variable shz100 : std_logic

  리포트 | 19페이지 | 2,000원 | 등록일 2011.03.01 | 수정일 2021.07.04

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  vhdl를 이용한 state machine 설계 레포트

  ;-- (State = S0 or S1) LED_2 : out std_logic-- (State = S2 or S3) ); end state_machine; architecture ... state_machine_type; begin process(CLK, RST) begin if RST = '0' then tmp_state ... for 50 ns; CLK

  리포트 | 5페이지 | 1,000원 | 등록일 2010.06.11

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  The Goole File System 해석본

  In a cluster with hundreds of servers, these events happen all too often. ... Record append is a kind of mutation and follows the control flow in Section 3.1 with only a little extra logic ... In our workloads, such files often serve as multiple-producer/single-consumer queues or contain merged

  리포트 | 65페이지 | 2,500원 | 등록일 2014.03.18 | 수정일 2023.01.20

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  [VHDL]스탑워치 설계

  ;--1KHz SW_A, SW_B, SW_D, SW_F : in std_logic; SW_C, SW_E : in std_logic; seg_data: buffer std_logic_vector ... (7 downto 0);--Min signal seg_data7, seg_data8 : std_logic_vector(7 downto 0);--sec signal Sec : integer ... signal seg_data3, seg_data4 : std_logic_vector(7 downto 0);--Hour signal seg_data5, seg_data6 : std_logic_vector

  리포트 | 10페이지 | 1,500원 | 등록일 2009.06.03

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  VHDL을 이용한 디지털 시계 구현

  1; end if; elsif MODE = "010" then if Min = 0 then Min ... if; end if; elsif DEC = '1' then if MODE = "001" then if Hour = 0 then Hour ... = "100" then if Sec = 0 then Sec

  리포트 | 4페이지 | 1,500원 | 등록일 2009.06.24

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  (영문 레포트) Korea’s Unification is impossible 남북통일은 불가능하다

  This event occured three weeks earlier than the formation of the Republic of Korea (ROK). ... It could be considered somewhat logical and reasonable because they cleverly combine their “Chuche” ideology ... Believing in one’s own strength and displaying the revolutionary spirit of self-reliance.”

  리포트 | 7페이지 | 3,000원 | 등록일 2013.10.10

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  볼링스코어 레포트

  use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity bowling is port(pin1: in integer ... of in3; signal p2 : pin2nd:=(0,0,0,0,0,0,0,0,0,0,0,0); begin process(clk) begin if(clk='0' and clk'event ... then p1(index)

  리포트 | 18페이지 | 5,000원 | 등록일 2011.08.26

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  Digital System Design VHDL(디지털 시스템 디자인 VHDL)

  디지털 시스템 Up-Down Counter Logic 설계 제어신호에 의하여 클럭 입력에 맞추어 카운터가 증가하거나 또는 감소하는 카운터를 업다운 카운터라고 한다 . ... IC Hardware Description Language) VHDL 설계 Flow CK Q D CD IF (CD = ‘1’) THEN Q = ‘0’; ELSE IF (CLK ’event ... Digital System Design VHDL Prepared by GSJ 2011.11.08( 화 ) 2011-11-08 2 2 설계환경의 변화 60 ~ 70 년대 80 년대 90

  리포트 | 53페이지 | 3,500원 | 등록일 2011.11.08

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  2bit binary counter & Mealy Machine

  architecture sample of test_d_ff is begin process(clk,Rst) begin if(Rst='1') then Q ... --위에서 사용한 D_FF을 component로 불러와서 사용한다. --truth table로 구한 DA와 DB에 입력으로 들어갈 combnation logic을 입력하여 준다. ... --binary_cnt_2bit library ieee; use ieee.std_logic_1164.all; entity binary_cnt_2bit is port(Clk, Rst,

  리포트 | 9페이지 | 2,000원 | 등록일 2010.12.27

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  자판기

  = 011111; end case; end process; key_latch: process(clk,current_state) begin if clk'event ... else '0'; count_dec = dis_seg ( y_out ); sel_counter : process( clk ) begin if ( clk'event ... : out std_logic ; coke : out std_logic ; count_dec : out std_logic_vector

  리포트 | 11페이지 | 1,500원 | 등록일 2009.10.10

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  VHDL을 이용한 LED, LCD 문자출력

  address에 해당하는 data 출력 counter : process(clk) begin if (clk'event and clk = '1') thebegin if clk'event ... is port(clk : in std_logic; -- 입출력 포트 설정 count_dec : out std_logic_vector(6 downto 0); sel_decode : ... (temp : std_logic_vector(3 downto 0)) return std_logic_vector is variable decode_temp : std_logic_vector

  리포트 | 15페이지 | 3,000원 | 등록일 2009.12.03

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  Counters.

  clear, clk,load) begin if(clear = '1') then temp ... port( en : in std_logic;reset : in std_logic; clk : in std_logic; switch : in std_logic; q : out std_logic_vector ... Asynchronous counters(비동기식) 공통된 신호 없이 flip-flop이 서로 직렬 연결되어 앞 단계의 출력이 다음 단계의 flip-flop을 구동하는 카운터입니다.

  리포트 | 13페이지 | 1,500원 | 등록일 2010.11.02

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  [안전공학]위험평가방법의 종류

  Logic Diagrams Methods ※ Fault Tree Analysis (FTA) 다른 많은 시스템 해석수법이 재해원인에서 출발하여 재해현상에 도달하고, 소위 귀납적 해석방법인데 ... 이 때문에 해석하기 전에 예측하지 못했던 재해현상을 재해원인과의 결부를 분명하게 할 수 있다. ※ Event Tree Analysis (ETA) 사상의 안전도를 사용해서 시스템의 안전도를 ... . ※ What - if' Analysis 미국의 Du pont가 제창한 검토기법으로 “만약, 이 부분에 이상이 생긴다면?”

  리포트 | 3페이지 | 1,000원 | 등록일 2012.01.07

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  VHDL을 이용한 자동판매기 자판기 설계 (C언어 사용)

  서론 process ( clk ) variable seg100, seg10 : std_logic_vector( 6 downto 0 ) := 0000000 ; variable iseg10 ... 주문 Mocha 주문 Latte 주문 Cocoa 주문 동전반환 100원 입력 50원 입력 Botten Botten process ( clk ) variable btns : std_logic_vector ... : integer range 0 to 9 := 0; begin if ( clk'event and clk = '1' ) then if ( s_money = 30 ) then seg100

  리포트 | 14페이지 | 5,000원 | 등록일 2010.05.17

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  쿼터스 VHDL을 이용한 디지털 시계 설계 결과

  off 설정 표시 variable onoff : std_logic; begin if alarm_switch'event and alarm_switch = '1' then onoff : ... rst가 1이 되면 min=0이됨 elsif (m_clk = '1' and m_clk 'event)then if (min = 59) then h_clk ='1'; min = 0; - ... 모든 입력과 출력핀을 규정하는 블록이다. port (clk,rst : in std_logic; -- 입력을 clk, rst로 정의한다. q : out std_logic_vector

  리포트 | 37페이지 | 2,000원 | 등록일 2009.05.22

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  JAVA로 만든 게임 (네모네모로직) [소스+문서화]

  FileInputStream(f); d ); nemo.setVisible(true); nemo.toFront(); } public Nemonemo() { this.setTitle("Nemonemo Logic ... ) {} } 소스코드 3 AboutDialog.java import javax.swing.*; //스윙 패키지 선언 import java.awt.*; import java.awt.event ... ad.setVisible(true); } } 소스코드 2 CloseableFrame.java import javax.swing.*; //스윙 패키지 선언 import java.awt.event

  리포트 | 26페이지 | 3,000원 | 등록일 2012.05.25

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