[공학]가산기, 비교기, 패리티발생기

소개글

가산기, 비교기, 패리티발생기에 관한 내용입니다.

목차

(1) 반가산기(HA: Half Adder)
(2) 전가산기(FA: Full Adder)
(3) 2진 비교기
(4) 패리티 발생기/검출기

본문내용

(1) 반가산기(HA: Half Adder)
반가산기는 두 입력 값 A, B 2비트를 받아 2개의 출력을 Sum, Carry(자리올림)을 발생하는 회로이다.

위 그림은 반가산기를 논리회로로 구성한 모습인데 첫 번째 회로는 복잡하고 많은 수의 논리 회로 부품이 들어가지만 XOR(Exclusive-OR)게이트로 간단하게 할 수 있음을 볼 수 있다. 카르노 맵으로 표현하여 보면,
01001110S(sum)에 관한 카르노 맵 01000101C(carry)에 관한 카르노 맵
S(Sum)에 대하여, S = A`B + AB`로 C(Carry)에 대하여 표현하면, C = AB로 나타낼 수 있다.


(2) 전가산기(FA: Full Adder)
전가산기는 3개의 입력비트의 합을 계산하는 조합회로이며, 3개의 입력(입력A, B와 자리올림Carry in)과 2개의 출력(합Sum과 자리올림Carry out)으로 구성됩니다. A와 B로 표시된 두개의 입력변수는 더해 질 현재 위치의 두 비트이고, Cin으로 표시된 세 번째 입력변수는 바로 이전 위치로부터의 자리올림(Carry)입니다. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는데 2개의 출력이 필요합니다. 2개의 출력 중 합에 대해서는 S, 캐리에 대해서는 Cout라는 기호로 표시했습니다. 비트의 합을 계산하여 앞의 디지트는 출력캐리 Cout이 되며, 뒤의 디지트가 S로 표시됩니다.

참고 자료

없음