홍익대학교 집적회로 최종 프로젝트

소개글

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목차

1. 1비트 전가산기 논리회로 분석 및 변환
2. Microwind Tool을 이용한 실제 레이아웃
3. 시뮬레이션을 통한 전 입출력 파형 분석
4. 특정 입출력만 단독으로 매칭시켜 파형 분석해 보기
5. Critical path 찾기
6. Critical path delay 개선하기
7. 분석 및 고찰

본문내용

Critical path delay를 줄이기 위해 기본적으로 rising time과 falling time, 즉, 딜레이를 감소시키려고 해 보았다. 맨 먼저 트랜지스터 사이징이나 개수를 줄이는 게 딜레이에 영향을 가장 많이 받을 것 같다는 생각에 처음부터 일부러 교재에 나와 있는 미러 애더 형태를 사용하지 않고, 기본 1비트 전가산기 회로를 Fig. 4와 같이 NAND 게이트, NOR 게이트, 인버터로 구성시켜서, 기본적으로 가장 많은 양, 즉, 44개의 트랜지스터를 사용하는 형태의 레이아웃을 Fig. 8을 통해 설계하였다. 여기서 뒤늦게 Design rule check를 하지 않은 걸 알아차린 게 찝찝하였지만, 혹시 이것 또한 딜레이에 영향을 끼치지 않을까 하는 생각에 비교 대상으로 쓰기로 하였다.

그 후 수업 시간에 다룬 미러 형태의 1비트 전가산기를 Fig. 22처럼 그대로 설계하고, 이마저도 다시 사이즈를 줄여서 Fig. 24와 같이 두 경우를 비교해 보았다. Table. 7과 Table. 8을 통해 비교해 본 결과, 오히려 딜레이가 전반적으로 상승하거나, 절반이 상승 및 하강되는 경우가 나타나기도 하였다.

참고 자료

없음