디지털 논리회로 실험 7주차 JK-FlipFlop 예비보고서

소개글

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목차

1. 실험 목적

2. 실험 이론
(1) SR 플립플롭
(2) JK 플립플롭

3. 실험 준비

4. 실험 기기 및 부품

5. 주의 사항

6. 실험 과정 및 예상하는 이론적인 실험 결과

7. 참고 문헌

본문내용

1. 실험 목적
S-R Latch와 J-K Flip-flop의 동작 원리를 살펴본다.

2. 실험 이론
디지털 시스템에서 클럭 (clock) 신호에 의해 각종 논리신호가 동작되는데, 플립플롭 역시 이 신호에 동기 되어 동작한다. 클럭 신호는 ‘0’에서 ‘1’로 변하는 상승 에지(rising edge) 와 ‘1’에서 ‘0’으로 변하는 하강 에지(falling edge) 로 나뉘어 진다. 플립플롭은 에지가 발생하는 시점에 역할을 수행하게 된다. 이 장에서 플립플롭의 종류와 설계방법을 알고, 플립플롭의 동작특성을 이해하는 실험을 한다.

(1) SR 플립플롭
SR 플립플롭의 내부 구조를 그림 5-2에 나타내었다. S, R, CLK 세 개의 입력 신호를 받아서 Q의 값을 출력한다. 진리표에서 보듯이 S, R 이 모두 ‘0’ 이면 CLK 값과 무관하게 출력값은 과거의 값을 그대로 유지한다. 그리고 S, R 이 모두 ‘1’ 값을 가지면 Q와 Q_ bar 신호가 모두 ‘1’을 갖게 되는 모순이 발생해서 허용되지 않는다. S=1, R=0 이면 Q=1 값을 가지게 되고 (set 상태), S=0, R=1 이면 Q=0값을 갖는다 (reset상태). 타이밍 선도를 통해 동작 특성을 이해해 보도록 하자.

(2) JK 플립플롭
JK 플립플롭의 내부 구조를 그림 5-4에 나타내었다. JK 플립플롭은 RS 플립플롭에서 부정 상태를 없애고 일정한 값을 출력하도록 개량한 것이다. 입력 J와 K는 입력 S와 R과 마찬가지로 플립플롭을 set하고 reset시킨다(J는 set에, K는 reset에 대응된다). J와 K에 동시에 1이 가해지면 플립플롭은 한 클럭 펄스 뒤에는 현재 상태의 보수를 취한다(SR 플립플롭에서는 부정 상태였다). JK 플립플롭은 J와 K가 모두 1인 때를 제외하고는 RS 플립플롭의 작동과 똑같다.

참고 자료

https://m.blog.naver.com/PostView.nhn?blogId=lagrange0115&logNo=220722338106&proxyReferer=https%3A%2F%2Fwww.google.com%2F