A+ 디지털 시스템 실험 Arithmetic Circuit <4주차 결과보고서>

목차

1. 실험제목
2. 실험목표
3. 실험결과
4. 토의

본문내용

실험제목
Arithmetic Circuit
① Add/Subtractor/Multiplier/Divider 설계

실험목표
① 4bit Add/Subtractor를 설계하고, Multiplier 를 설계한다.

<중 략>

토의
이번 실험은 기본적인 산술 회로를 설계하고 확인해 보는 실험이었다. Half Adder의 경우 이번 실험에서 구현한 회로들의 가장 기초가 되는 회로로 [그림 2]와 같이 나타낼 수 있다. 각 한 비트씩 두 개가 입력될 때 둘 다 1이 입력되면 자리수를 나타내는 캐리 비트와 합 비트가 모두 1을 출력한다. 이를 바탕으로 작성한 Verilog 코드는 다음과 같다.

module Half_Add(A,B,S,C);
input A;
input B;
output S,C;
xor sum(S,A,B);
and Carr(C,A,B);
endmodule
- Half Adder 구현 코드

참고 자료

없음