전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 예비보고서
- 최초 등록일
- 2013.09.09
- 최종 저작일
- 2012.09
- 11페이지/ MS 워드
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목차
1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab
다. Hypothesis(Expected results) of this Lab & Basis of the assumption
2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서
나. Materials(Equipments, Devices) of this Lab
다. Matters that require attentions
3. RreLab
가. PreLab 1.
나. PreLab 2.
4. Reference (참고문헌)
본문내용
가. Purpose of this Lab
이번 실험을 통해 Verilog HDL의 원리와 gate primitive modeling, behavioral modeling의 차이를 이해한다. 더 나아가 1bit FULL ADDER를 만들 수 있다.
나. Essential Backgrounds (Required theory) for this Lab
(1) VERILOG HDL [1]
(가) 정의
“베릴로그(Verilog) 언어는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(Hardware Description Language, HDL)이며, 줄여서 '베릴로그 HDL'이라고 부르기도 한다. 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다.”라고 설명되어 있다.
(나) VERILOG는 설계의 기본 단위가 MODULE이다. 이는 마치 C언어에서 FUCTION이 프로그램의 기본단위인 것과 같은 이치다. VERILOG로 디지털 시스템을 기술할 경우. Module들의 집합이 하나의 시스템을 형성한다. C프로그램에서 MAIN함수가 나머지 함수들을 호출하여 함수들의 호출관계에 의해서 전체프로그램이 작동하듯이, VERILOG에서는 최상위 MODULE이 있고 하위 모듈과 연결되어 전체시스템을 이룬다.
참고 자료
[1] http://blog.naver.com/rbfwmqwntm?Redirect=Log&logNo=30136955347
[2] http://terms.naver.com/entry.nhn?docId=824606&mobile&categoryId=209
[3] http://club.uos.ac.kr