"verilog 시계" 검색결과 41-60 / 97건

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  삼성전자 파운드리 회로설계 자소서

  그리고 디지털 회로 설계 및 언어 과목을 수강하면서 Verilog를 이용하여 디지털 시계 프로젝트를 해본 경험이 있습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.11.28

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  [기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 예비보고서

  몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다. 7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 ... 실험제목 Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증 2. ... 1 Preliminary report Electronic Engineering 기초전자회로실험1 Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를

  리포트 | 6페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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  전지전자기초실험 디지털 시계 설계 실습 설계프로젝트 레포트

  초 조절 버튼은 초를 00으로 초기화한다. # verilog code 실제로 디지털 시계를 구현할 때에는 조금 더 많은 측면을 고려해야 한다. clk가 1,000,000번 진동할 때마다 ... 시계 모드에 있으며, 시간의 흐름(clk의 증가)에 따라 시계가 표시된다. reset 버튼을 누르면 A12:00:00으로 초기화 되고, 시간, 분 조절 버튼을 누를 때마다 각각 1씩 ... 전기전자 기초실험 결과보고서 제12장 설계 프로젝트 I - 디지털 시계 설계 실습 - 학과 학년 학번 분반 실험조 성명 전기전자공학 2 # 기본 개념 아무 입력도 들어오지 않으면 일반

  리포트 | 6페이지 | 1,500원 | 등록일 2017.12.01

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  timer 설계

  1. 10진수 counter source 1.1 설명 각각의 입출력을 선언하고 clk가 상승할 때와 rst가 상승 엣지 일 때 작동하도록 설계하였고 rst이 1이면 count는 0으로 초기화되고, en이 1일 때 count(timer 모듈에서는 count1) set도..

  리포트 | 3페이지 | 2,000원 | 등록일 2015.12.07

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  디지털시계 사전보고서

  디지털실험 사전보고서 시계 ?시계 1)이론 타이머는 설정한 시간이 되면 신호를 출력하는 것이다. ... Verilog HDL 1) 타이머 1 module Timer (Clk_1M, Stop_run, Sw_min, Sw_sec, Led_out); input Clk_1M; input Stop_run

  리포트 | 4페이지 | 1,000원 | 등록일 2009.06.28 | 수정일 2018.02.19

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  디지털 시계 설계 보고서

  설계목표 Verilog HDL를 이용한 시계코드의 작성부터 포팅을 통한 동작의 확인을 목표로 잡았다. 세부 기능으로는 기본적인 카운터 기능과 시,분의 변경 기능을 추가로 하였다. ... 시계 구조 1) 시계 부분 그림 시계 회로의 회로도 module : 6진 카운터 2개 : 분주 클럭이 증가하거나 Enalbe입력이 들어갈 경우 0에서 5까지 변한다. ... SoC 설계 (디지털 시계) 목차 1. 서론 2. 설계 목표 3. 시계 구조 4. 검증 5. 고찰 6. 참고문헌 7. 소스 코드 1.

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

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  HDL 프로젝트 제안서

  목적 한 학기 동안 배운 verilog를 사용하여 프로젝트를 수행하여 시계를 만드 는 것으로 그동안 배워왔던 verilog언어에 대한 지식을 이용하여 알람기 능과 스톱와치 기능을 가진 ... HDL 프로젝트 제안서 HDL 실습 조경순 교수님 전자공학과 g g g 설계목표 verilog 언어를 사용하여 Top module시스템 시계를 만드는 프로젝트 로 써 기본 시계 기능과 ... 디지털시계 시간을 설정할 수 있게 하는 입력포트로 1일 경우 시계를 멈추고 시간설정 하도록 하고 0이 되면 시계 동작이 이루어지도록 하여 시계작동을 시키도록 한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2011.04.13

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  전전컴실험Ⅱ 06반 제14주 Project [중간보고서] 전자시계, digital watch

  ..PAGE:1 Verilog digital clock project 전자전기컴퓨터 공학부 2009440111 이종욱 ..PAGE:2 프 로젝트 block diagram ... cnt_hr_01 = cnt_hr_01 + 1 ; end ..PAGE:6 -수요일 : 24시간 모드까지 기본적인 시계동작을

  리포트 | 6페이지 | 1,000원 | 등록일 2013.09.09

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  [합격자소서]16년 하반기 SK하이닉스

  주제는 달력과 시계, 스톱워치 등의 기능이 있는 장치를 만드는 것이었습니다. 첫 번째는 LCD, 버튼 등 외부 인터페이스 조작을 위해 레지스터를 설정하는 코드가 필요했습니다. ... [CPU 설계] Verilog-HDL을 이용하여 THUMB CPU의 명령어 디자인, Xilinx Vivado tool로 시뮬레이션을 통해 Logic을 검증, 이를 합성하여 실제 FPGA

  자기소개서 | 5페이지 | 3,000원 | 등록일 2016.12.13

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  HDL을 사용한 디지털 클럭 코드

  (1) 프로젝트 목표 -디지털 시스템인 디지털 시계, 알람기, 스톱워치를 각각의 특성을 바르게 이해하고 Verilog HDL을 사용하여 설계한다. (2) 프로젝트 내용 -디지털 시계 ... 따라서 Verilog HDL의 설계 첫 번째 목표는 클럭 변화에 따른 시간이 증가하는 코딩을 목표로 한다. ... -디지털 시계 ·시간 세팅, 스톱워치와 알람기 작동시에도 시계 동작, 오전/오후의 구분 등 일반적인 시계의 특성을 구조화하여 설계.

  리포트 | 20페이지 | 2,500원 | 등록일 2013.01.20

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  clock & stopwatch 프로그램 소스 및 파형분석(verilog 를 이용한)

  이번 과제는 스탑 워치를 비롯하여 시계를 verilog로 디자인 하는 과제였다. ... 1. clock 그냥 일반적인 전자시계의 모듈로써 가장 간단하고 기본적인 시계이다. 실제 시간과 똑같이 설계 하였다. ? ... 처음배우는 verilog로 작성을 하려니 상당한 어려움이 있었고 시간도 굉장히 오래 걸리게 되었다.

  리포트 | 21페이지 | 2,500원 | 등록일 2010.06.28

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  디지털 시계 설계 발표자료

  서론 및 설계 목표 Altera사의 Excalibur칩을 사용한 SoC설계및 검증 도구인 Huins사 SoC Master에 알맞은 시계를 verilog코드 작성에서부터 실제 구현까지 ... 디지털 시계 설계 목 차 1. 서론 및 설계목표 2. 설계계획 3. 설계과정 4. 작동시범 5. 결과 및 고찰 6. 참고문헌 * 1.

  리포트 | 15페이지 | 1,000원 | 등록일 2012.05.29

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  Project_Spec_Ver3

  _10_A 4 Out_3 4 0~9를 표시할 수 있는 변수 시계: Min_10 스톱워치: Min_01 알람기: Har_01_A 5 Out_4 4 0~9를 표시할 수 있는 변수 시계: ... Out_6 4 0~9를 표시할 수 있는 변수 시계: Sec_01 스톱워치: MSec_01 알람기: Sec_10_A 8 Out_7 4 0~9를 표시할 수 있는 변수 시계: Sec_10 ... 표시할 수 있는 변수 시계: Hour_10 스톱워치: Har_01 알람기: 0 3 Out_2 4 0~9를 표시할 수 있는 변수 시계: Har_01 스톱워치: Min_10 알람기: Har

  리포트 | 6페이지 | 1,000원 | 등록일 2011.04.13

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  전전컴실험Ⅱ 06반 제15주 Project [최종보고서] 전자시계, digital watch

  실험 결과에 대한 고찰 -기본 시계는 예상한대로 잘 작동했다. ... -세계 시계 기능 : 뉴욕(NY), 시드니(SYD), 두바이(DUB) 시간을 알 수 있다. ... -세계 시계 기능 : 뉴욕(NY), 시드니(SYD), 두바이(DUB) 시간을 알 수 있다. 나.

  리포트 | 8페이지 | 1,000원 | 등록일 2013.09.09

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  HDL_결과보고서

  HDL 디지털 시계 만들기 한국외국어 대학교 전자공학과 - 프로젝트 진행 순서 시계 + 알람 + 스톱워치 -> 탑모듈(미완성) * 모든 모듈에서 ... 시계 회로 코드 - 이 소스에서 변경된 내용 1) select_A를 4비트에서 3비트로 변경(select_a를 0~6까지 사용합니다. ... == Min_10) && (Min_01_A == Min_01) && (Sec_10_A == Sec_10) && (Sec_01_A == Sec_01)) //알람에서 설정한 시간과 시계가

  리포트 | 18페이지 | 1,500원 | 등록일 2011.04.13

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  디지털회로 - 시계(VHDL) 사전

  Verilog HDL 설계 ? ... 시계 제출일 실험조 이름 07-12-03 -사전 보고서- ? 실험목적 이번 실험의 목적은 타이머의 동작원리를 이해하고 설계하는 것이다. ? 이론 1. 시계 ? ... 그리고 1kHz÷1000≒1Hz를 이용하여 시계를 동작시키는 기준 클럭을 만든다 ?

  리포트 | 6페이지 | 1,000원 | 등록일 2008.04.09

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  디지털시계

  소개글 디지털 시계를 verilog rtl 레벨로 코딩해보았습니다.

  리포트 | 7페이지 | 3,000원 | 등록일 2012.08.05

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  [디지털논리회로] StopWatch verilog로 설계하기

  이번 과제의 스펙으로 따지면 이러한 초시계에서 내가 원하는 시간을 저장하는 기능이 있어야 완성되는 것인데, reg로 저장은 가능했지만 불어오는데 실패하여 그냥 간단한 초시계만 되는 ... Verilog HDL 소스 및 주석 module StopWatch (led1, led2, led3, led4, led5, led6, startstop, reset, clock, led_second ... 각각 0-9마다 변화 후 다시 0으로 갈 때 캐리 값이 생겨서 그 값이 다음 state로 넘어가는 방식이 기본 알고리즘 있지만, 역시 디지털 초시계인 만큼 초에서 분으로 넘어갈 때나

  리포트 | 8페이지 | 2,000원 | 등록일 2008.12.07

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  디지털논리 VerilogHDL Project 결과보고서

  1. clk카운트 module clock_sec(clk, rst, real_A, enable_10sec); input clk, rst; output [16:0] real_A; output enable_10sec; reg [16:0] real_A; reg enable_1..

  리포트 | 10페이지 | 3,000원 | 등록일 2010.06.29

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험12) Verilog HDL을 이용한 기본회로 설계

  《 실험12 결과 보고서 》 조 제출일 학과/학년 학번 이름 실험 1) 7-세그먼트 디코더의 설계 (1) Verilog HDL 코딩 (2) 시뮬레이션 실험 2) DE2 보드로의 다운로드

  리포트 | 4페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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