SYSTEM C와 verilog HDL을 이용한 하드웨어 설계.(fir filter예)
- 최초 등록일
- 2009.02.28
- 최종 저작일
- 2005.09
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소개글
SYSTEM C와 verilog HDL을 이용한 하드웨어 설계.(fir filter예)자료입니다.
목차
5장. SYSTEM C와 verilog HDL을 이용한 하드웨어 설계.
5.1. verilog를 이용한 하드웨어 모델링.
5.2. SystemC를 이용한 하드웨어 모델링.
5.3 32tap-FIR filter 모델링 예.
verilog 문법 , systemC 문법
32 tap FIR filter 모델링 (systemC vs verilog)
본문내용
5.2. SystemC를 이용한 하드웨어 모델링
5.2.1. SystemC의 구성
SystemC 는 hardware-software co-design을 지원하며, 기본적으로 C++ 언어로 만들어졌다. 클래스는 고 수준의 객체형 선언(type define) 방법이며, 매우 복합적인 형태의 데이터 저장공간(data structure)과 이 데이터를 취급할 수 있는 방법을 제공하는 소속 함수 들로 구성된다. 모듈, 포트, 채널, 인터페이스, events, times는 C++ 클래스로 기술 되었으며, SystemC의 모듈(SC_MODULE) 자체 또한 하나의 복합적인 클래스(class)일 뿐이다. SystemC 모듈의 구성자 SC_CTOR에 기술된 대로 소속함수 (member function)인 process와 감응 신호(event sensitivity)를 연결 시키고 내부구조를 초기화 시킬 수 있다. 시그널(signal) 과 같은 경우 저장되는 값이 변화 할 때 마다 사건(event)이 발생하였다는 것을 커널이 알 수 있어야 하며, 이것은 하나 이상의 데이터 저장소를 두어 이전값과 새로운 값을 저장하여야 한다. 클래스는 이러한 복합적인 객체의 표현에 매우 유용하다
▶Module : 하나의 컨테이너 클래스로서, 다른 모듈 또는 프로세스들을 포함하는 계층 구조를 가질 수 있다.
▶Process : 순차적으로 실행되는 각 단위를 하나의 프로세스로 표현.
▶Channel : 모듈과 모듈 또는 모듈내의 프로세스 사이의 통신 수단 제공
▶Port : 모듈을 외부와 연결 및 통신하기 위해 사용
참고 자료
없음
