VHDL을 이용한 32 Bit Adder & Subtracter 제작

소개글

VHDL 을 이용한 32비트 리플 캐리 가감산기입니다.
프로그래밍 코드와 실험 결과 과정 등이 포함되어 있습니다.

목차

◆ Title : 4 Bit Ripple Carry Adder 제작

◆ VHDL Code

◆ Schematic Still Image

◆ Simulation Waveforms

본문내용

◆ Title : 32 Bit Adder & Subtracter 제작

◆ VHDL Code

-- ::: micro_07.vhd ::: 메인 entity 파일

- component 를 이용하여 하나의 1비트 full adder를 만든 후 32개를 이어서 제작.
- component 를 이용하여 뺄셈은 자동적으로 2`s complement 로 변화.
(InB를 1‘s complement 변화시켜 XORb 에 저장됨.)
- 초기 carry는 덧셈의 경우 ‘0’을 입력하고 뺄셈의 경우 ‘1’을 입력.
(사실상 twos_comp.vhd에서 1‘s complement 변화를 하지만 초기 carry에 1을
더하게 되어 2’s complement가 됨)
- for generate를 이용 소스 크기 간소화.

-- ::: full_adder.vhd :::

- exclusive OR, AND, OR 게이트를 사용하여 Full Adder 제작.


-- ::: twos_comp.vhd :::

- 뺄셈일 경우 (check=`1`) 설계상 1‘s complement 이나, 이 때 초기 carry로 1이 추가적으로 들어가기 때문에 2’s complement 가 됨.
- 덧셈일 경우 (check=`0`) 무관.

참고 자료

없음