제 11장 (결과) FSM설계실험 예비보고서.hwp

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제 11장 (결과) FSM설계실험 예비보고서.hwp
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예비 레포트에 쓰는 베릴로그 설계도 소스가 결과레포트에 포함되어 있습니다.

목차

① FSM을 보고 Behavioral model로 verilog HDL을 이용하여 구현하시오.
② FSM을 보고 Behavioral model로 verilog HDL을 이용하여 구현하시오.(velocity)
③ FSM을 보고 Behavioral model로 verilog HDL을 이용하여 구현하시오.(초콜릿머신)
④ 교통신호 제어기 설계의 설명을 참고하여 상태도를 작성하고 Behavioral model로 verilog HDL을 이용하여 구현하시오.

본문내용

module chocolate_machine (reset, m, c, change);
input [1:0] m;
input reset;
output c, change;
reg c, change;
reg total;

always@ (reset) begin
if (reset == 1`b1)
m = 0;
end
always@ (m or c or total, change)
case(total)
0 : begin
if (m == 2`b00)
c = 1`b0;
total = 0
else if (m == 2`b01)
c = 1`b0;
total = 50;
else if (m == 2`b10)
c = 1`b0;
total = 100;
end
50 : begin
if (m == 2`b00)
c = 1`b0;
total = 50;
else if (m == 2`b01)
c = 1`b0;
total = 100;
else if (m == 2`b10)
c = 1`b1;
total = 150;
end
100 : begin
if (m == 2`b00)
c = 1`b0;
total = 0;
else if (m == 2`b01)
c = 1`b1;
total = 150;
else if (m == 2`b10)
c = 1`b1;
total = 200;
end

150 : begin
c = 1`b1, total = 0;
end
200 : begin
c = 1`b1, change = 1`b1;
end
endcase
end
endmodule

참고 자료

없음