[공학기술]CMOS VLSI설계의 원리4 (6~7장)

소개글

CMOS VLSI설계의 원리 6장 뒷부분과 7장 앞부분입니다.
내용 추가를 조금 첨부하여발표 하였던 것 입니다.

목차

6. CMOS 설계방법
6.2 설계전략
6.2.3 계층구조
6.2.4 규칙성
6.2.5 모듈방식
6.2.6 지역성
6.3 CMOS 칩 설계의 선택사항들
6.3.1 프로그램가능 논리
6.3.2 프로그램가능 논리 구조들
6.3.3 프로그램가능 상호연결
6.3.4 재프로그램가능 게이트어레이
6.3.4.1 XILINX 프로그램가능 게이트어레이
6.3.4.2 Algotronix
6.3.4.3 동시(concurrent) 논리
6.3.5 게이트바다와 게이트어레이 설계
7.1 테스트의 필요성
7.1.1 동작성 테스트
7.1.2 제조테스트
7.1.3 테스트 과정
7.2 제조테스트의 원칙들
7.2.1 결함모델
7.2.1.1 고착결함(Stuck-at fault)
7.2.1.2 단락 및 개방회로 결함
7.2.2 관측가능성(Observability)
7.2.3 제어가능성(Controllability)
7.2.4 결함검출범위(제어가능성erage)
7.2.5 자동테스트패턴발생
7.2.6 결함분류(Fault grading)와 결함시뮬레이션
7.2.7 지연결함 테스트
7.2.8 정적결함해석
7.2.9 결함샘플링(Fault sampling)

본문내용

6. CMOS 설계방법
6.5 설계-포착도구
6.5.1 HDL 설계
시스템의 동작 및 구조는 HDL (hardware description language)에 의해서 입력됨
☞ 보편화된 HDL tools : VHDL, ELLA, Verilog, C, Pascal, Lisp)등이 있음
6.5.2 스케메틱 설계
보편적으로 디지털시스템 설계는 Schematic editor를 사용
설계 입력 방법은 textual netlist를 사용한 방법 -> graphic editor -> textual HDL
Schematic editor의 기능
위치의 지정이나 영역의 선택에 의한 생성, 선택, 그리고 삭제 가능
패닝(panning), 줌(zooming), 혹은 다른 방법에 의한 그래픽 가시 범위의 변환 기능
Graphic editor의 기능(스케메틱의 전기적 특성을 포함시키기 위함)
상태(state), 연결(connections), 캐패시턴스(capacitance)등을 위한 전기적 절점(node)의 선택과 신호의 전달
첨부된 Simulator 혹은 다른 전기적 network-based tools들의 실행
6. CMOS 설계방법6.5 설계-포착도구
6.5.3 레이아웃 설계
레이아웃 역시 code나 graphic editors에 의해서 입력됨
☞ 실제적인 레이아웃 편집에서는 color editor가 쓰임
6.5.4 평면설계(Floorplanning)
평면설계(Floorplanning)는 면적과 동작속도를 최적화하기 위해서 chip 내부에 레이아웃된 블록들을 배치해 보는 과정임
평면설계 editor들은 모듈들의 내부적인 레이아웃의 구체적인 내용은 무시하고, 그 위치와 크기만을 feedback 시킴
이 editor는 모듈들간의 연결상태를 port들을 직선으로 연결하여 배선
6. CMOS 설계방법6.5 설계-포착도구
6.5.5 칩 합성(Chip composition)
구조적 합성과 마찬가지로, 칩 합성(chip composition) 혹은 블록배치배선(Block-place-and-route)은 설계에 있어서 최상위 level의 모듈들을 배선하는 작업을 의미
모듈들의 배치가 적절하게 이루어진 후에, 칩 합성은 주로 모듈들을 서로 배선하고, 칩 core 주위에 패드고리(pad ring)를 배치하는 작업으로 이루어짐
6. CMOS 설계방법
6.6 설계검증도구(Design verification tools)
1. 정확한 기능적 규격(시스템이 요구되는 성능으로 동작하는가를 검증
2. 시스템의 동작은 구조적 RTL 혹은 논리표현으로 변환
3. 구조적 표현은 물리적 레이아웃 형태로 변환

참고 자료

없음