verilog hdl을 이용한 uart 설계

소개글

transceiver 및 receiver의 source 와 test bench
source가 포함되어 있으며 두개를 연결해 놓은
uart 의 source 및 receiver 가 포함되어 있습니다.

(아래 본문내용이 수정이 안되는데, 현재 최종보고서 자료는 제공해드리지 못하고 있어
아쉬운 부분이 있습니다. 그러나 궁금하신 사항들 메일로 답변 드리고 있습니다.
많이 구매해주세요 ^^ )

컴파일 실행환경

verilog로 짠 uart 의 소스 입니다
active hdl 및 model sim 등 모든 hdl
지원 프로그램에서 동작합니다.

본문내용

transceiver 및 receiver의 source 와 test bench
source가 포함되어 있으며 두개를 연결해 놓은
uart 의 source 및 receiver 가 포함되어 있습니다.
자료를 구입하신 분에 한하여 연락 주시면 그림첨부해서 완성해놓은 리포트를 보내드리도록 하겠습니다.

참고 자료

없음