고려대학교 디지털시스템실험 A+ 6주차 결과보고서

목차

1. 실험제목

2. 실험목표

3. 실험결과
1) Gate level modeling으로 SR Latch, D Flip Flop, JK Flip Flop 설계 후 시뮬레이션
2) Behavioral modeling으로 BCD Ripple Counter, 4bit Shift Register 구현 후 FPGA 실험

4. 토의

본문내용

본 실험을 통하여 gate level modeling을 이용한 latch와 flip flop의 설계 및 behavioral modeling을 이용한 counter와 shift register의 설계 방안에 대하여 배울 수 있었다. 특히, behavioral modeling 을 이용하여 베릴로그 코드를 짜는 과정에서 blocking 할당문과 nonblocking 할당문의 차이 및 이 의 적절한 쓰임새에 대해 깊이 이해할 수 있다. 후에 counter나 register에 reset 기능을 넣은 코드 를 통해 FPGA를 구현할 수 있으면 좋겠다는 생각을 하게 되었다.

참고 자료

없음