Vivado를 이용한 half adder, full adder, 4 bit adder의 구현 예비레포트

소개글

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목차

1. 실험 제목
2. 관련 이론
3. design source, test bench, simulation 결과
4. 참고 문헌

본문내용

1. 실험 제목
1) Vivado를 이용한 half adder, full adder, 4 bit adder의 구현

2. 관련 이론
- half adder
반가산기는 이진수의 한 자릿수를 연산하고, 자리올림수는 자리올림수 출력에 따라 출력한다. AND, OR, NOT의 세 가지 종류의 게이트로 구성할 수 있다.

[1]

- full adder
전가산기는 이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 전가산기는 두 개의 반가산기와 하나의 OR 게이트로 구성된다. 입력이 3개 존재해서 모두 대등하게 동작한다.

- Verilog 문법
initial, always block 은 모두 행동 모델링을 구성하기 위한 가장 중요한 구조이다.
각각의 block 은 시작 시간 0ns 때 동작을 한다. initial의 경우 시작 시간 때 딱 한 번만 동작하고, 다시 동작하지 않는다.

참고 자료

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