(A+/이론/예상결과/고찰) 아주대 논리회로실험 설계계획서

목차

1. FPGA를 이용한 Up-Down Counter, Timer 설계
1) 설계목표
2) 설계 시 주요 문제점
3) 문제해결 방법
4) 블록 다이어그램
5) 참고문헌

본문내용

FPGA를 이용한 Up-Down Counter, Timer 설계

1) 설계목표
1-1. FPGA를 이용하여 00000~99999 카운터를 설계한다.
(버튼을 누르면 00000을 나타내는 디스플레이가 증가하고, 다시 누르면 정지한다.)
1-2. FPGA를 이용하여 5분 타이머를 설계한다.
(버튼을 누르면 0분 0초를 나타내는 0:00:00 디스플레이가 증가하고, 다시 누르면 정지한다.)
2-1. 카운터에 반전 기능(남은 수만큼 거꾸로 새는)을 추가하여 설계한다.
2-2. 5분 타이머에 반전 기능(남은 시간만큼 거꾸로 새는)을 추가하여 설계한다.
3. FPGA를 통해 설계한 카운터, 타이머를 구현한다.
4. FPGA를 능숙하게 다룰 줄 안다.

2) 설계 시 주요 문제점
1. 일정한 시간 간격에 의해 디스플레이가 변해야 한다.

참고 자료

John F. Wakerly.『DIGITAL DESIGN』4TH ED, PEARSON Education.
최기용.『설계FPGA 』, PPT file.
최기용.『설계과제 』, PPT file.