연산 증폭기 응용 실험

소개글

성균관대 전자회로실험 레포트입니다

A+받았으며 당시 전체 학생 중 1등하였습니다

목차

1. 실험 개요
2. 실험 기자재 및 부품
3. 예비 이론
4. 실험회로
5. 예비 보고 사항
6. 실험 절차
7. 출처 (Reference)
8. 고찰

본문내용

1. 실험 개요

이 실험에서는 연산 증폭기를 이용한 응용 회로를 분석하고 설계할 수 있는 능력을 배양하고자 한다. 연산 증폭기를 이용하여 비반적 증폭기, 반전 증폭기, 아날로그 전압 덧셈기, 미분기, 적분기 등의 피드백 회로를 구성하고 연산 증폭기의 특성이 응용 회로에 미치는 영향을 파악한다.

2. 실험 기자재 및 부품

● DC 파워 서플라이 ● 디지털 멀티미터 ● 오실로스코프
● 함수발생기 ● 연산 증폭기(LM741) ● 저항

3. 예비 이론

[그림 18-1]은 비반전 증폭기의 예이다. 연산 증폭기의 전압 이득이 무한대라고 가정하면, 가상 단락의 개념을 이용하여 가 성립하고, 식 (18.1)이 성립한다.
(18.1)

하지만 실제 연산 증폭기의 전압 이득이 무한대가 아니고, 의 값일 경우 전체 전압이득은 식 (18.2)와 같이 표현할 수 있다. 가 크면 클수록 이상적인 값으로부터의 오차가 줄어듦을 알 수 있다.
(18.2)

[그림 18-2]와 같이 반전 증폭기를 구성하면, 연산 증폭기의 전압 이득 의 값일 경우 전체 전압 이득은 식 (18.3)과 같이 표현할 수 있다. 역시 가 크면 클수록 이상적인 값으로부터의 오차가 줄어듦을 알 수 있다.
(18.3)

아래의 그림은 연산 증폭기를 이용한 가산 증폭기(아날로그 전압 덧셈기)의 예이다. 여기서 연산 증폭기의 전압 이득 의 값이 클 경우 출력 전압은 식 (18.4)와 같이 표현할 수 있다.
(18.4)

[그림 18-3]은 복소수 임피던스를 이용한 피드백 회로이다. 입력과 출력 사이의 전달 함수는 식 (18.5)과 같이 과 의 비에 의해서 결정된다.
(18.5)
[그림 18-4]는 적분기 회로이다. [그림 18-3]에서 , 인 경우에 해당되므로, 주파수 축에서는 식 (18.6)가 성립하고, 시간 축에서는 식 (18.7)이 성립한다.
(18.6)
(18.7)
식 (18.6)를 주파수 축에서 그리면, [그림 18-5]와 같이 저주파에서 통과하고 주파수가 높아질수록 감쇄되는 적분기의 특성을 볼 수 있다.

참고 자료

단계별로 배우는 전자회로실험 – 한빛아카데미 이강윤 지음
마이크로전자회로 6판 – 한티미디어, 정원섭/김호성/도규봉/유상대/정덕진 공역