서울시립대 전전설2 Lab-06 결과리포트 (2020 최신)

목차

1. 실험목적
2. 배경이론 및 사전조사
3. 실험방법
4. 실험결과
5. 토의
6. 결론
7. 참고문헌

본문내용

1. 실험목적
Flip-flop, register, SIPO, counter 등 다양한 순차회로를 behavioral modeling, module instantiation 등의 방식을 통해 설계하고 시뮬레이션 후 장비에서 동작을 테스트한다.

2. 배경이론 및 사전조사
대표적 sequential logic 중 하나인 플립플롭에는 SR플립플롭, D플립플롭, JK플립플롭 등이 있다. 먼저 SR플립플롭에 대해 알아보자. SR플립플롭은 SR래치에 clock을 추가한 회로로 clock이 rising할 때(posedge 기준) 작동한다. 입력으로 출력 Q에 1이 나오도록 하는 S(Set), 출력 Q에 0이 나오도록 하는 R(Reset)을 가진다. (S, R)이 (1,0)일 때 Q=1이고 (0,1)일 때는 Q=0, (0,0)일 때는 Q의 상태가 유지된다(Hold). (1,1)이 들어갈 때는 Q와 Q’ 모두 0이 나오는 상황이 되므로 입력이 금지된다.
다음으로 JK플립플롭은 SR플립플롭에 ‘반전’ 기능을 추가한 회로이다. 마찬가지로 clock이 rising할 때 작동하고 (J, K)가 (0,0)일 때 출력은 이전 출력값이 유지되며 (1,0)일 때 Q=1, (0,1)일 때 Q=0이다. (J, K)가 (1,1)일 때는 이전 출력값의 complement값인 Q’가 출력값으로 나온다.
마지막으로 D플립플롭은 위 두 플립플롭과 달리 오직 하나의 데이터 입력을 갖는 플립플롭으로 clock이 rising할 때 입력 D의 값이 Q에 전달되는 플립플롭이다.
플립플롭은 데이터를 저장하는 메모리로 많이 활용된다. 데이터를 저장할 때 일반적으로 ‘레지스터’라 하는 플립플롭 그룹에 저장하는데 이 때 수행되는 동작을 Data transfer라 한다. 왼쪽은 병렬 데이터 전송의 예이다. D3~D0의 값은 레지스터 B의 input으로 각각 들어가고 있는데 clock이 rising할 때 이 값들이 register B의 input에서 출력 B3~B0로 각각 전달되게 된다.

참고 자료

Verilog-HDL 문법 (교안 폴더 내 파일)
서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안
M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013