디집적, 디지털집적회로설계 실습과제 10주차 인하대
- 최초 등록일
- 2021.08.31
- 최종 저작일
- 2021.02
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소개글
"디집적, 디지털집적회로설계 실습과제 10주차 인하대"에 대한 내용입니다.
목차
1. NAND GATE, AND GATE layout
2. NOR GATE, OR GATE Layout
3. 고찰
본문내용
1. NAND GATE, AND GATE layout
그림1은 NAND gate의 layout이다. 최대한 작은 공간에 gate를 구현할 수 있도록 Design rule에 따라서 layout을 진행했다. 모든 종류의 contact는 최소 사이즈인 8x8의 크기를 사용했고 poly도 최소 사이즈인 3칸을 사용했다. Pull up network의 nwell의 경우 diffusion 기준 주변에 최소 8칸이 필요하므로 8칸으로 작성했고 poly는 diffusion 외부로 최소 4칸이상 벗어나도록 그렸다. 이외의 metal이나 via, contact의 간격은 최소 4칸이상씩 떨어져 있도록 그렸다. 위와 같은 규칙을 만족하면서 가장 작은 사이즈를 가지도록 layout을 진행했다. VDD와 GND의 contact를 감싸는 metal의 면적을 최소화하고 마찬가지로 nwell의 크기도 필요조건을 만족하는 선에서 최소화했다. 입출력부의 polycontact와 via, metal1, 2 사이의 간격은 상하좌우 최소 4칸의 간격을 유지하도록 그렸다.
< 중 략 >
2. NOR GATE, OR GATE Layout
그림9는 NOR gate의 layout이다. 앞서 작성한 layout과 동일하게 최대한 작은 공간에 gate를 구현할 수 있도록 Design rule에 따라서 layout을 작성하는 것을 목표로 했다. 모든 종류의 contact는 최소 사이즈인 8x8의 크기를 사용했고 poly도 최소 사이즈인 3칸을 사용했다.
nwell도 마찬가지로 pdiff기준 주위에 최소 8칸이상이 둘러 있어야 하기 때문에 8칸을 사용해 그려주었다.
Metal과 via, contact의 간격은 최소 4칸이상씩 떨어져 있도록 그렸다. 입출력부분에서 gate의 세로 길이를 최소화하기 위해서 여러가지 구조로 입출력 부분을 그려봤는데 metal과 contact, via간 간격을 최소 4칸을 유지하며 최대한 작은 사이즈로 구현해보았다.
참고 자료
없음
