디집적, 디지털집적회로설계 실습과제 3주차 인하대

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목차

1. Layout 과정
2. Layout 결과 및 설명
3. 고찰

본문내용

1. Layout 과정

우선 각 트랜지스터들(NMOS, PMOS)부터 layout을 시작했다. ndc와 pdc로 source와 drain을 만들어주고(최소 8×8) 가운데 diffusion 영역을 설정한 후 poly로 gate를 만들어 주었다. PMOS의 경우 기판이 p타입이기 때문에 n-well을 설정하여 만들었다. 또한 pdc의 경우 carrier가 hole이고 ndc의 경우 전자이기 때문에 같은 mobility를 갖기 위해서는 PMOS가 NMOS보다 두 배 이상 커야 하고 따라서 pdc의 크기가 더 크다.
두 개의 트랜지스터를 모두 그린 후, 각 트랜지스터의 poly를 연결해주었다. 그리고 나서 pull up network에는 Vdd를 pull down network에는 GND를 연결해 주었다. Vdd는 n-well과 metal1을 연결하는 nwc를 이용해 연결했고, GND는 p-sub와 metal1을 연결하는 pwc를 이용해 연결했다.

참고 자료

없음