[전자회로설계 결과보고서][실험 08] JFET

소개글

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목차

1. 관련 이론
(1) 접합 전계 효과 트랜지스터 : JFET
(2) JFET 특성 곡선
(3) JFET : 전압 제어 저항

2. 모의실험 과정 및 결과
(1) JFET 특성 곡선
(2) 전압 제어 저항으로서의 JFET

3. 실험 과정 및 결과
(1) JFET 특성 곡선
(2) 전압 제어 저항으로서의 JFET

4. 결론
(1) JFET 특성 곡선
(2) 전압 제어 저항으로서의 JFET

본문내용

① [실험 2]는 JFET가 전압 제어 저항으로서 어떻게 이용되는지 실험을 통해 확인할 수 있었다.
② <그림 10>과 같이 구성한 회로에서는 공통 이미터 증폭기와 JFET를 결합한 회로임을 파악할 수 있다.
③ 모의실험 및 실험을 통해  값의 변화에 따른 출력 전압의 변화와 해당하는 측정 이득을 계산할 수 있었다.
④ 두 실험 결과를 비교하면, 그 결과가 나타내는 경향은 유사하다는 사실을 확인할 수 있다.
⑤ 모의실험 결과와 실제 실험 결과를 비교하면, 출력 전압과 측정 이득의 차이가 꽤 차이가 나타난다는 사실을 알 수 있다.
⑥ 그 이유 중 하나로, 실험 중 발생한 측정 오차와 이용한 소자 등에 따른 오차가 많은 영향을 끼치지 않았을까 생각된다.

참고 자료

없음