반도체 공정 레포트1- International technology roadmap for semiconductors, 2005 Edition, PIDS(process integration, devices, and structures)

소개글

International technology roadmap for semiconductors, 2005 Edition, PIDS(process integration, devices, and structures)
반도체 공정 레포트1입니다.

목차

1. DESCRIPTION OF PROCESS INTEGRATION, DEVICES, AND STRUCTURES DIFFICULT
2. LOGIC TECHNOLOGY REQUIREMENTS AND POTENTIAL SOLUTIONS
3. 기술 요구사항과 전압 해결책
4. CROSS TWG ISSUES
5. INTER-FOCUS ITWG DISCUSSION

본문내용

LOGIC TECHNOLOGY 요구사항
기술 요구사항 표는 고성능 및 저전력 디지털 IC의 MOSFET 트랜지스터 요구사항을 모두 반영한다. 고성능 로직은 데스크톱 PC, 서버 등을 위한 마이크로프로세서 유닛(MPU) 칩과 같이 복잡성, 고성능, 전력 소모가 높은 칩을 말한다. LOP 논리의 경우, 게이트 길이가 고성능 트랜지스터 게이트 길이보다 2년 뒤쳐져 있어, 과거의 추세와 모바일 애플리케이션에서 저 누설 전류 필요성을 반영한다. LSTP 로직의 경우 게이트 길이가 고성능 로직보다 4년 늦어져 필요한 초저 누설 전류가 반영된다.
그러나 게이트 길이, 채널 도핑 및/또는 이동성 향상과 같은 일부 다른 파라미터는 EOT의 느린 스케일링을 보상하고 동일한 목표 출력 값에 도달하기 위해 다르게 스케일링해야 한다. 따라서 시스템 설계자는 시스템 레벨 성능을 최적화하는 데 있어 가공되지 않은 트랜지스터 속도 대신 칩에 더 많은 코어를 넣을 수 있는 통합 레벨을 강조하는 경향이 있다. 따라서, 스케일링된 고성능 IC의 현실적인 그림은 정지상태의 전력 소모가 한 종류 이상의 트랜지스터를 활용하고 device/design/architectural(장치/설계/건축기법) 을 활용하여 제어된다는 것이다. 기술 요구 사항 표에서는 이 트랜지스터가 technology driver이기 때문에 고성능 트랜지스터만 특성화하였다.
그림 34. τ = CV/I 와 Isd, 모든 로직 유형에 대한 Isd,leak (dashed line은 원하는 17%/년 트랜지스터 성능 개선을 나타냄)
중요한 문제는 게이트 누출 전류이며, the current standard silicon oxy-nitride gate dielectric가 the oxy-nitride가 스케일링에 따라 점점 얇아짐에 따라 gate leakage current density limit를 충족할 수 있는지 여부(표 40a, 40b, 41a ~ 41d 및 참고 [2] 및 [5] 참조)이다.

참고 자료

없음