아주대 논리회로 실험 예비3 가산기 감산기 adder subtractor

*정*

최초 등록일: 2016.12.24
최종 저작일: 2015.03; 8페이지/ 한컴오피스; 가격 1,000원

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실험목적

Logic gate 를 이용해서 가산기(adder) 와 감산기 (substractor)를 구성한다.
디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조및 동작원리를 이해한다.

실험이론

가산기
- 반가산기

반가산기(half adder) 회로는 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로
아래 그림에 나타낸 것과 같이 2개의 비트 A와 B를 더해 합 S와 자리올림(carry) C (carry) Co를 출력하는 조합회로이다.
2개의 입력을 받아서 2개의 출력을 내보낸다.
덧셈기에서 최하위비트(LSB)의 경우, 입력에 자리 올림 수 (carry)가 없으며 이런 경우 반가산기를 사용한다.

참고 자료

http://yms2047.tistory.com/entry/%EB%B0%98%EA%B0%80%EC%82%B0%EA%B8%B0-%EC%A0%84%EA%B0%80%EC%82%B0%EA%B8%B0.
cfile8.uf.tistory.com/attach/12045A2E4CB55A1D87D492
Wakerly, F. John. Digital Design. Prentice Hall. 2005.

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