VDHL을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)

소개글

위 자료는 소스코드만을 포함하고 있는 자료입니다.

20MHz의 클럭에서 동작
4개의 FND를 활용하여 분과 초가 표시되는 시계를 구현
분과 초를 구분하는 점이 0.5초 마다 점등됨

목차

없음

본문내용

Library ieee;
Use ieee.std_logic_1164.all;

Entity clock is
port(clk : in std_logic; -- 20MHz
seg_com : buffer std_logic_vector(3 downto 0);
seg_data : buffer std_logic_vector(7 downto 0));
End clock;

Architecture arc of clock is
signal clk_1s, clk_500ms, clk_1ms : std_logic;
signal sec, sec10, min, min10 : integer range 0 to 15 := 0;
type ar_seg is array(0 to 9) of std_logic_vector(6 downto 0);
signal fnd : ar_seg;
signal dot : std_logic;

begin
fnd(0) <= "0111111";

참고 자료

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