[컴퓨터공학기초설계및실험2 보고서] Ripple-Carry Adder (RCA) design

목차

1. 제목 및 목적
2. 원리(배경지식)
3. 설계 세부사항
4. 설계 검증 및 실험 결과
5. 고찰 및 결론

본문내용

1. 제목 및 목적
A. 제목
Ripple-Carry Adder (RCA) design
B. 목적
가산기(Full Adder, Half Adder)의 구성과 동작 특성를 알고, 가산기의 연산장치를 이해한다. Ripple-Carry Adder (RCA)의 동작 원리에 대해 이해하고 이해한 가산기 내용을 바탕으로 RCA를 설계하는 데에 목적이 있다.

2. 원리(배경지식)
Adder(가산기)는 입력에 의해 출력이 결정되는 조합 논리 회로(combinational circuit)로 연산하는 것으로 기억 능력을 갖지 않는다. 말 그대로 2진수의 덧셈을 하는 논리 회로이며, 종류로는 반가산기와 전가산기가 있다.
* 반가산기
반가산기란 1비트의 2개의 2진수를 덧셈하기 위하여 사용되는 조합 논리회로이며, 2개의 입력단자와 2개의 출력단자를 가진다. 아래의 표는 2개의 입력신호에 따른 출력신호를 나타낸 것이다. 즉, 덧셈해야 할 2개의 비트(A, B)를 받아서 합(S)과 자리 올림 비트(C)를 생성한다.

<중 략>

5. 고찰 및 결론
A. 고찰
seg_dec.v파일에 대한 testbench를 작성하고 시뮬레이션을 했을 때 Error loading design이라는 문구가 떴다. 소스코드가 아무 문제가 없는 것 같은데 도대체 왜 그런지 계속 전전긍긍 하다가 어처구니 없게도 tb_seg_dec.v파일에서 instantiation을 할 때 seg_dec test(.iHex(tb_iHex), .oSEG7(tb_oSEG7));에서 seg_dec를 tb_seg_dec로 썼다는 것을 발견했다. C언어로 따지면 메인 함수에서 메인 함수를 불러오는 꼴이었다. 고치니 제대로 모델심이 돌아갔다. 실습시간에 설계한 half adder나 full adder, ripple carry adder을 설계는 굉장히 순조로웠기 때문에 특별한 문제점이 없었다.

참고 자료

반가산기/terms.naver.com/entry.nhn?cid=209&docId=824606&mobile&categoryId=209
전가산기(Full adder)/http://blog.naver.com/asd7979?Redirect=Log&logNo=30108683862
보수를 이용한 감산/http://blog.naver.com/onxw1?Redirect=Log&logNo=10042159067