논리회로실험) Counter/ Timer 결과레포트

소개글

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목차

1. 실험 과정
2. 실험 고찰

본문내용

1. 실험 과정

- 본 실험의 목적은 Up & Down Counter의 논리와 회로를 이해하고, 타이머의 특성 및 동작에 대한 이해를 바탕으로 그것을 실험을 통해 익히는 데 있다. 실험은 Quartus II를 이용하여 회로를 구현하고, FPGA 에 연결하여 회로 결과를 확인하고 Modelsim을 이용하여 파형을 확인한다.

* 본 실험에서는 첫 번째 과정에서 Up-counter의 회로를 Quartus II를 이용하여 구현하고 DE2 - 115와 Modelsim의 파형을 확인한다. 두 번째 과정에서는 Up-down counter를 구현하고 첫 번째 과정과 동일하게 DE2 - 115에서와 Modelsim 에서의 결과 값을 확인한다.

1 . Up-counter의 회로를 구현하기 위해 Quartus II를 이용하여 Modelsim의 구동을 위한 회로를 구현하고, DE2-115의 확인을 위한 회로를 구현하여, Modelsim값과 DE2-115에서의 동작을 확인한다.( clock divider 의 여부 확인 )

1 ) Quartus II 구동 후 Up-counter의 회로를 구성한다. (clock divider 연결 안했을 경우)

<중 략>

- FPGA에서 보여 지는 상태는 업/다운 카운터에 대한 출력 값 변화를 나타낸다. Cnt는 앞선 과정 1에서 보여 지듯이 1 의 값을 가질 때 이론상의 출력 값을 나타낸다. Ud-counter에서는 up 의 입력이 0일 때는 감소의 형태를 나타냈고, up에 1이 입력되면 증가의 형태를 나타냈다. Cnt나 ld의 입력 값이 1의 값을 가지면 tc 의 출력 값을 1을 나타냈다.

참고 자료

없음