반도체 공동 연구소 기본 공정교육(3일) 실습보고서(MOS Capacitor 제작 및 C-V 측정 보고서)

소개글

서울대학교 반도체 공동연구소
반도체 기본 공정 교육(3일) 실습보고서
3일간 MOS Capacitor 교육 및 제작, C-V 측정을 통한 이론과 실제 소자의 차이점 분석.

목차

1)단위공정 실습 결과 보고서
1-1. 실습 목적
1-2. 실험 이론
1-3. MOS capacitor 제작(사진 포함)

2)MOS C-V 측정 보고서
2-1. MOS capacitor의 C-V 측정 원리 및 측정기기
2-2. MOS capacitor의 C-V예상결과
2-3. C-V특성 측정
2-4. C-V실험결과분석

3)실습에 대한 의의 및 개선방향

4)참고자료

본문내용

(1)단위공정 실습 결과 보고서
1-1. 실습 목적
▶반도체 process를 이용하여 기본적인 MOS capacitor를 제작하고, C-V 특성을 측정함으로써 반도체 공정을 기본적으로 이해할 수 있도록 한다.
▶C-V 측정으로 등의 값을 구할 수 있다.
1-2. 실습 이론
-Metal : 게이트 부분.Al 등 금속 또는 n+poly Si 사용
-Oxide : 산화막. 유전체
-Semiconductor : 반도체. Si 주로 사용.
▶Metal Oxide Semiconductor 구조
의 평판 커패시터의 형태
▼MOS Capacitor 구조
▶Semiconductor는 접지, 게이트 전극에 Bias 인가.
- 낮은 전압(음의 전압) 인가시 표면에 hole 이 몰림(P-Si이므로 hole이 다수캐리어로 이동이 쉽다.)
대역이 위쪽으로 휨, hole carrier가 활성화됨.(표면의 hole 농도가 높아짐.)
Metal(도체) 표면의 음전하와 P-Si 표면의 양전하의 capacitor 형성
▼Bias에 따른 MOS Capacitor의 동작 및 에너지 대역도(P-Si기판의 경우)
- 양의 전압 인가시 표면의 hole을 밀어내어 고정된 음이온(억셉터 이온)만 존재, 공핍층 형성.
대역이 아래쪽으로 휘어 표면의 와 간격이 좁아짐.(hole 농도가 줄어듦)
공핍층이 유전체로 작용하여 Oxide의 capacitor와 공핍층 capacitor의 직렬연결 형성. 전압을 가할수록 공핍층(W)이 늘어나 전체 커패시턴스가 작아진다.

< 중 략 >

▶의의 : 중간고사 이론 수업에서 대략적으로 배운 반도체 공정 이론을 토대로 연구소에서 실제로 반도체소자를 제작해 보아서 공정에 대한 전반적인 이해도가 높아졌다. 현제 강세인 CMOS나 DRAM반도체, 메모리 등 주요 제품을 만들어 본 것은 아니지만 학부 과정에서 첫 반도체공정 실습으로 적절한 소자를 만들어 본 것 같다. 이번 공정 실습 경험으로 Silvaco TCAD툴을 사용하는데도 도움이 될 것 같고 앞으로의 반도체 소자 공정 공부에도 큰 도움이 될 것이라 생각된다.

참고 자료

Ben Streetman 저. “Solid State Electronic Devices 6th”, ㈜피어슨에듀케이션코리아
서울대학교 반도체공동연구소 ISRC 교육 교재
함성호 저, “MOSFET 소자를 중심으로 한 전자회로”, 문운당(출판사)