[통신 시스템] 매틀랩을 이용한 PLL 설계 보고서

목차

1. Introduction

2. Theory
1) 위상 검출기(Phase detector)
2) 루프 여파기(Loop filter)
3) VCO(Voltage Controlled oscillator)
4) Free running
5) Capture range과 Lock range

3. Matlab code(PLL)
1)위상 검출기(Phase detector)
2)루프 여파기(Loop filter)
3)VCO(Voltage Controlled oscillator)
4) PLL(Phase Locked Loop)

4. 결과

5. 결론

본문내용

1. Introduction
우리 조는 FM demodulation 방법 중 PLL(Phase Locked Loop)에 대해 설계를 할 것입니다. 설계하기 전에 PLL의 개념에 대해서 짚고 넘어가도록 하겠습니다. 디지털 클럭을 이용하는 디지털 신호전송에 있어서 들어오는 신호가 0인지 1인지 구분하려면, 적어도 0과 1을 판별해야 하는 range를 정확히 정의해야 합니다. 이것은 결국 하나하나의 클럭이 시작되고 끝나는 지점을 명확히 알아야 한다는 것을 의미합니다. 하지만 무선이나 유선상으로 신호를 보내면 신호경로에 따라 지연이 생기고 그 결과 위상이 변하기 때문에, 수신쪽 입장에서는 어는 point를 시작과 끝점으로 0과 1을 판단해야 하는 지 모호하게 됩니다. 이때 바로 시작과 끝을 정확히 맞추어주는, 즉 동기(synchronization)시켜 줄 무엇인가가 필요합니다. 이렇게 한 주기의 시작(0도)와 끝(360도)를 맞추어준다는 의미는, 들어오는 신호가 어떻게 들어오든지 간에 결국에는 특정 위상점에서 들어오는 것처럼 고정(LOCK)한다는 것입니다. 이런 방식으로 주기적 신호위상을 원하는 데로, 흔들리지 않는 정확한 고정점으로 잡아주기 위해서 만들어진 회로가 바로 PLL입니다.

2. Theory
PLL(Phase Locked Loop)위상 고정 루프라는 의미의 회로입니다. PLL은 우수한 성능은 물론이고 경제적인 집적 회로로 간단히 구현할 수 있어 현대 통신 시스템에서 널리 사용되고 있습니다. 위상 고정 루프는 크게 3가지 구성요소로 이루어져 있다. 이 3개의 정의와 쓰임새, 그리고 필요한 내용에 대해서 알아보겠습니다.
1. 위상 검출기(Phase detector)
위 그림에서는 Multiplier를 말하는 것인데 이것은 Negative feedback을 하기 위해서 위상의 차이 값을 구하는 부분에서 이용됩니다. 이전까지 쓰던 입력파형이었던 을 쓰지 않고, 대신에 씁니다. 왜 입력파형을 delay를 주는가에 대해서 살펴보겠습니다. 의 파형으로서 S(t)와 r(t)의 곱으로 e(t)가 만들어 집니다.

참고 자료

없음