디지털 논리 게이트의 베릴로그 표현(게이트레벨 or 트렌지스터 레뼬)

소개글

Verilog HDL을 이용한 디지털 논리 회로 게이트를
Gate Level or Transistor Level 모델을 이용하여 기능 구현해본다.
이의 확인을 위해서는 시뮬레이션 툴을 이용한 테스트가 요구된다.

목차

1. And 게이트 (게이트레벨)

2. Or 게이트 (게이트레벨)

3. Nand 게이트(트랜지스터 레벨)

4. Nor 게이트(트랜지스터 레벨)

5. Xor 게이트(트랜지스터 레벨)

6. Dff 프리미티브(트랜지스터 레벨)

7. Dffe 프리미티브(트랜지스터 레벨)

8. Edge_detector_n(트랜지스터 레벨)

본문내용

// 모듈:dlatch
// 파일이름:dlatch.v
// 버젼 : 1.0
// 날짜 : 2011.08.09
// 저자 : 탁 형옥
// CODE 형태 : Switch Level (Transistor Level)
// 설명 :
// 데이터 래치 회로


`timescale 1ps/1ps

module dlatch
(
output q,
input we,d
);

parameter pd = 87;
parameter pd1 = (25:45:75); // parameter pd =57;
parameter pd2 = (35:55:85); // parameter pd =57;

supply1 vcc;
supply0 gnd;

~~~~~~~~~~~~~~~~~~~~~~
~~~~~~~~~~~~~~~~~~~~~~

endmodule

참고 자료

디지털 논리, cmos logic, verilog, modelsim 관련 서적