최윤식 PSpice 기초 회로 이론 증폭기 프로젝트

소개글

비반전 증폭기, 반전 증폭기, 합산기, 적분기 회로를 PSpice에서 구현함. 이 회로들이 제대로 작동하는지 검증하고 결과 그래프를 만듬. 이를 위해서 적절히 필요한 PSpice graph 조건을 서술하고 고찰함. 참고로 프로젝트 만점 받았습니다

목차

Ⅰ. 목차
<제목 차례>
Ⅰ. 목차 2
Ⅱ. 이론적 배경 3
Ⅲ. 회로와 Graph 5
Ⅳ. transient 조건 서술 10
Ⅴ. 결론 11
1번문제 11
2번 문제 11
3번 문제 13

<그림 차례>
그림 1 4
그림 2 4
그림 3 159page 회로 5
그림 4 159page 검증1 6
그림 5 228page 회로 1 6
그림 6 228 page 회로1 검증 7
그림 7 228page 회로 2 7
그림 8 8
그림 9 228page 적분기 회로 8
그림 10 228page 회로 3 검증 9
그림 11 9
그림 12 10
그림 13 10
그림 14 11
그림 15 228page 회로 1 12
그림 16 228page 회로 2 12
그림 17 228page 적분기 회로 13
그림 18 14
그림 19 15

본문내용

위 회로의 V5를 보자. 중첩의 원리에 의해 V5를 제외한 나머지 전압들을 모두 0이라고 생각을 하면 첫번째 전압은 Vout에 -R6/R3를 공급한다. 마찬가지로 나머지 전압들의 합이 더해지면 Vout은 -(R6/R3+ R6/R4 +R6/R5)로 반전되어 더해진다. (반전 합산기)

<중 략>

Ⅳ. transient 조건 서술

위 화면은 PSPICE에서 그래프를 그릴 때 필요한 설정 화면이다. Print step은 그래프를 얼마만큼의 시간마다 쪼개어 분석할 것인지를 나타내는 시간이고, Final time은 자신이 얻고 싶은 그래프의 최종시간이다. PSPICE는 그래프의 모양이 단순할 경우 중간 중간 건너 띄어 그래프를 그리게 되는데 Step Ceiling은 이 이상으로는 건너띄어 그래프를 그리지 않게 하는 마지노선을 설정하는 것이다. 이 보고서의 경우 정현파와 지수함수의 합 그래프에서 지수함수가 수렴하는 것을 좀 더 자세히 보기위해 Final step을 1000ms로 길게 설정해 수렴하는 모습을 지켜봤다. Step Ceiling의 경우에는 사인파의 모양이 잘 나타날 수 있는 최적값을 설정하기 위해 바꾸어 보면서 최종적으로 0.1ms를 선택할 수 있었다.

<중 략>

y= + 10y = 15sin(200*pi*t)를 풀면 sin과 cos으로 나타나기 때문에 정현파를 볼 수 있다. 따라서 y` + 10y = 20 + 15sin(200*pi*t)은 y = 2-2*e^(-10t)를 중심으로 계속해서 진동하는 정현파를 볼 수 있을 것이다.
( 초기 값을 설정해 주기 위해 switch를 설정하여 일정 시간이 되면 스위치가 닫히도록 했다. v(0) = 0V으로 설정하여 계산하였다.)

참고 자료

네이버 지식사전 비반전 증폭기 http://terms.naver.com/entry.nhn?docId=591335
네이버 지식사전 반전 증폭기 http://terms.naver.com/entry.nhn?docId=590393