전자회로실험 CS, CG, CD 증폭기의 전압 이득 고찰 설계보고서

소개글

제시된 설계과제를 Pspice 시뮬레이션을 통해
설계를 한 후 그에 대한 코멘트를 하였습니다.

목차

1. 설계 이론

2. 전압 이득 고찰
1) CS 증폭기의 전압 이득 고찰
2)CG 증폭기의 전압 이득 고찰
3)CD 증폭기의 전압 이득 고찰

본문내용

1. 설계 이론


따라서, <그림 11.2>에서 Drain 다자에 저항 가 연결되면 그 이득은

으로 표현될 것이다. 만약 <그림 11.2>에서 비이상적인 MOS로 해석하게 되면 (식 11.2)는

으로 변형될 것이다. 이 식에서 를 의미한다.

CG amplifier는 입력 ac 전압을 MOS의 Source에 그리고 출력 전압을 Drain에 연결한 <그림 11.4>와 같다. 게이트의 전압은 DC : 로 고정되어 있을 때 만약 입력 전압이 작은 값 만큼 증가한다면 MOS의 게이트-소오스 사이의 전압()은 만큼 감소하고 따라서 MOS의 Drain에 흐르는 전류 만큼 작아지게 된다. 그 결과 드레인 전압 즉 출력전압은 의 관계에 의해 만큼이 커지게 된다. 따라서, 이득은 이 된다.
이상적인 MOS의 경우 CG amplifier의 입력 저항은 MOS의 source 입력저항 값인 과 같아 이 되고 그 값은 비교적 작다. 출력 저항은 에 의해 (또는 load 저항 이 연결된 때, )이 된다.

이 amplifier는 Source-Follower 라고 부르기도 하며, 입력 전압을 게이트에, 그리고 출력 전압을 소오스에 연결하고, 또한 드레인은 외부 전압 에 묶여 있도록 <그림 11.5>와 같이 연결하여 사용한다. 만약 게이트의 전압이 만큼 증가한다면, 세이트-소오스 사이의 전압 차이도 따라서 증가하게 되며 그 결과 소오스의 전류가 증가하고 출력 전압 역시 증가하게 된다. 그러므로 출력 전압 은 을 “따라”하게 된다. 의 DC 기준값은 보다 만큼 낮아야 하기 때문에 이 회로의 출력은 입력에 비해 DC 기준값 만 이동하게 된다. 이 되어 그 이득은 이 되며 그 최대치는 을 최적화함으로 얻을 수 있다. 이 회로의 입력 저항은 게이트를 향하여 신호가 입력되므로 가 될 것이며 출력 저항은 비이상적 MOS의 경우,
이 된다.
2. 전압 이득 고찰
CS, CG, CD 증폭기의 전압 이득 고찰

참고 자료

없음