dmac final report

소개글

Direct Memory Access Controller
최종 결과 보고서입니다.

목차

1. Introduction
2. Project specification
3. Design Detail
4. Design Verification strategy and result
5. Conclusion

본문내용

A. 과제를 하게 된 동기
우리는 한 학기 동안 디지털 논리회로 2를 수강하면서 FPGA와 verilog HDL 이라는 언어를 새로이 접하였다. 물론 1학기에 디지털 논리회로 1이나 컴퓨터기초공학설계 및 실험 과목에서도 잠깐 다룬 적이 있으나, 본격적으로 verilog를 배우기 시작한 것은 2학기 때부터라고 할 수 있을 것이다.
디지털논리회로2에선 verilog도 배웠지만, 여러가지 조합회로나 순차회로에 관해서도 다루었고, FSM과 스테이트 머신에 대한 내용도 배운 바 있다. 디지털 논리회로 2 수업과 연계되는 컴퓨터기초공학설계 및 실험 2과목에는 수업시간에 배운 회로들을 매시간마다 verilog로 작성하고, DE2-70 보드에 Porting 하여 결과를 관찰했다. 이러한 식으로 verilog와 많은 논리회로에 익숙해졌지만, 실제로 순차회로들을 제어해주는 다소 복잡한 형태의 스테이트 머신을 설계해본 적은 없었다.
그런데 바로 이번 DMAC 설계를 통해 이러한 작업을 해보게 되었다. 스테이트 머신이라 하면 현재 상태를 갖고 있는 기억 부분과 스테이트 머신의 다음 상태를 결정하는 제어부분을 가지고 있는데, DMAC의 경우 크게 Idle, Transfer(read & write), Interrupt라는 상태를 제어해 줌으로써 동작이 이루어지므로 스테이트 머신으로 볼 수 있다. 이러한 스테이트 머신을 직접 설계, 구현, 검증해 봄으로서 스테이트 머신에 대한 이해를 높이고, verilog를 보다 능숙하게 다루기 위해서 이러한 과제를 수행하게 되었다.

참고 자료

없음