VLSI 설계 과제_Full adder

소개글

8bit Full_adder layout 자료

목차

1. 진리표
2. 1bit Full Adder + Xor layout(143 X 71 = 10153)
3. 1bit Full_Adder의 파형
4. 8bit 가감산기 layout (592X161 = 95312)
5. 파형 측정
6. 8bit 가감산기의 delay
7. 고찰

본문내용

8비트 가감산기를 만들기 위해서 FULL_ADDER와 XOR을 하나의 cell안에 넣어주었다. 기존에 만들어 놓았던 FULL_ADDER와의 높이를 맟추면서 metal2를 사용하지 않고 두가지(ADDER와 XOR)를 넣어 주었다.
수업중에 배부받은 프린트의 모양을 그대로 해서 FULL_ADDER를 설계했다면 그 크기를 줄이는 것도 가능했을 것이다.
3. 1bit Full_Adder의 파형
xor와 연결되지 않은 FULL_Adder의 동작 파형이다. 결과값 (sum,cout)은 진리표에서의 동작과 같은 것을 확인할 수 있다.
전체 파형을 볼 때, 관심을 가질 수 있는 부분은 항상 cout의 값이 바뀌고 난 이후에 sum의 값이 바뀐다는 것인데. 그 이유는 sum을 출력하는 부분의 입력으로 cout의 값이 들어가야 하는 것을 들 수 있다. 즉, cout의 delay와 sum모듈의 dealy의 합만큼 지연되서 sum의 값이 출력되는 것이다.
처음에는 sum과 cout의 출력값이 assign되지 않았기 때문에 Unknown상태에 있게 된다.
40ns상태에서 cout은 1.84의 지연, sum은 2.86의 지연이 측정되었다. 이 상태에서 가장 큰 delay가 측정되었다. 40ns 지점에 입력값(a,b,cin)을 모두다 바꿔주었으며, 그렇기 때문에 출력값이 변하는데 걸리는 시간이 길어지게 되었다.
a의 입력값 한가지만 바뀌는 경우에 sum의 관점에서 최소값이 나왔다. 이유는 기존의 cout의 값이 sum의 입력에 그대로 들어가게 되었기 때문이다. 아쉬운 점으로는 poly의 길이가 가장 짧았던, cin의 값만을 변화시켰었더라면 더 작은 delay를 측정할 수도 있었을 것 같다는 점이다.
4. 8bit 가감산기 layout (592X161 = 95312)
1bit 가감산기를 만들 때에 metal2를 사용하지 않았던 관계로 adder들을 합성할 때에는 비교적 간단하게 배선을 할 수가 있었다. 1bit 가감산기 만 볼때에는 metal2를 사용하지 않는 대신에 poly를 주로 이용해서 배선했기 때문에 delay가 비교적 많이 나온 것 같았지만, 합성 후에는 metal2를 이용 단거리로 배선이 가능해서 다른 학생에 비해서는 적은 delay가 나오게 되었다. (FULLADD cell에는 FULLADDER와 XOR 이 함께 있다.)
5. 파형 측정
1) Mode = 0 즉, 덧셈기로서의 파형 측정
0000_0001 + 0000_0000 = 0000_0000 cout : 0
0000_0101 + 0000_0000 = 0000_0101 cout : 0

참고 자료

없음