디지털회로 [ 주파수 분주기 _ 사전 ]

소개글

◉ 실험목적
이번 실험의 목적은 Verilog HDL을 사용한 회로 설계 방법과, Quartus, FPGA 사용법을 익혀 7-세그먼트 및 각종 카운터를 설계, 동작해보는 것이다.

1. 2n 배 주파수 분주기와 기타 주파수 분주기에 대한 이론, 그림, verilog코드, 설명 포함

목차

10. 주파수 분주기

◉ 실험목적

◉ 이론
1. 2n 배 주파수 분주기
 1/24 배 분주기 - Verilog HDL 소스 코드
2. 기타 주파수 분주기
 기타 분주기 Verilog HDL 코드

본문내용

◉ 실험목적
이번 실험의 목적은 Verilog HDL을 사용한 회로 설계 방법과, Quartus, FPGA 사용법을 익혀 7-세그먼트 및 각종 카운터를 설계, 동작해보는 것이다.

◉ 이론
1. 2n 배 주파수 분주기
 주파수 분주기는 입력되는 주파수 신호 fi 을 입력받아 아래와 같은 출력을 내보내는 전자회로이다.


여기서 n은 정수이고, Phase-locked loop frequency synthesizers는 주파수 분주기로 주파수를 생성하는데 사용된다. 주파수 분주기는 analog와 digital로 모두 설계가능하다.

2n배 주파수는 클럭 신호가 플립플롭을 한 단 걸칠 때 마다 1/2 배로 분주되어, n개의 플립플롭을 통과하면 1/2n 배로 분주된다. 로 분주하기 위해서는 간단하게 클럭을 n 비트 카운터의 입력으로 사용하고 각 비트를 출력하면 된다.

참고 자료

없음