[전자공학실험] 동기식 카운터 결과레포트

소개글

1. 모드6 카운터
2. 4비트 카운터 비교
3. 플립플롭으로 설계한 모드 6 카운터
4. 모드 10 카운터

회로도와 피스파이스 시뮬레이션, DISCUSSION 이 모두 포함된 최고의 리포트 입니다. A+ 받았습니다

목차

실험 결과
실험1.
실험분석
실험2
회로도
시뮬레이션
실험분석
실험3
회로도
시뮬레이션
결과 사진
결론
실험4
회로도
시뮬레이션
실험결과
실험 진리표
실험 3과의 비교

본문내용

동기식으로 회로를 설계하였다 비동기식에서는 클럭이 따로 들어오게 되어 회로를 거칠 때 마다 딜레이가 생겨서 마지막 아웃풋에서는 그 딜레이가 축적되서 다른 값이 나오는 경우가 생기게 되는데 이번의 동기식 회로에서는 그런 것을 미리 방지하기 위해 다같이 동작하도록 같은 클럭을 주게 설계되었다.
그리고 MOD-10 회로를 설계하기 위해서 JK Flip-flop의 상태표를 이용하였는데 그로인해 나온 회로를 간단히 하여 위와 같은 회로를 설계하였다. 회로가 복잡하지는 않은데 결과값이 잘 안나와서 디버깅 하는데 조금 고생은 했지만 동기식과 비 동기식의 차이를 알게 되어서 유익한 실험이었다.
상태 0에서부터 10까지 간 후에 다시 0으로가는 회로이다. 앞의 시뮬레이션에서도 증명이 되었지만 다시한번 실험을 통해서 직접 동작을 확인해 보겠다.

이번 회로에서는 결과값아 아주 비주얼하게 나왔다. 위의 파형은 클럭의 파형이고 밑의 파형은 아웃풋의 파형이다. 앞의 실험과 아주 비슷한 유형으로 했기 때문에 실험은 순조롭게 이루어 졌다. 결과값을 나타내는 방법도 저번주와 비슷하게 했다. 그래서 시간이 조금 걸려서 다른 실험에 투자를 할 수 있게 되었다. 위의 결과로 알 수 있는 것은 동기식이기 때문에 아웃풋과 클럭이 아무런 딜레이도 발생하지 않는 것을 알수 있다. 출력 Q0,Q1,Q2,Q3 에서자세히 보면 클럭이 5V에서 0V로 떨어질때 변화하는 것을 볼수 있다. 이것으로 우리는 LOW ACTIVEFlip-flop을 사용한 것을 알 수 있다. 그리고 결과값마나 아웃풋의 주기가 2배씩 늘어나는 것을 확인하여 앞에서 보였던 출력의 상태표를 증명 할 수 있었다.

참고 자료

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http://210.119.147.55/ch4.htm
http://idec.kwangwoon.ac.kr/openlec/year99/july/070813_5/tsld125.htm