[asic] parity checker, error checker

등록일 2003.03.28 한글 (hwp) | 5페이지 | 가격 1,000원

목차

1. 문제 설명
2. 기본적인 이론
3. PROGRAM
4. 테스트 벤치(Test Bench)
5. SIMULATION 결과

본문내용

1. 문제 설명
VHDL 프로그램을 사용하여 짝수 parity 발생기를 통해 나온 출력을 발신하면 수신측 에서 그러한 신호의 오류여부를 판별하는 parity checker 프로그램을 구조적 모델링을 하고 테스트 벤치(Test Bench)를 하여 결과를 확인하자.

2. 기본적인 이론
1) 패리티 비트(parity bit)를 이용한 오류 검출
디지털 전송시스템에서 2진 데이터를 송신하고자 할 때 송신시스템내의 전압의 불안정하거나 유무선 전송채널의 오류로 인하여 송신하고자 하는 데이터가 수신측에 정확히 송신되지 않는 상황이 발생할 수 있다.
이러한 경우 원래의 데이터에 부가적으로 parity 비트를 첨가하여 송신하면 송신시 오류가 있는지의 여부를 수신측에서 쉽게 검출할 수 있다. 수신측에서 전송오류를 검출하면 송신측으로 데이터의 재전송을 요구하거나 폐기하거나 수신된 데이터를 이용하여 전송 오류를 정정할 수 있다.
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