verilog - D 플립플랍의 setup time, hold time 구하기

목차

▶ 기본 지식
▶ 동작적 표현으로 구현한 D-FlipFlop (모듈명 : dff_rst) + 3가지 생성문으로 구현한 쉬프트 레지스터
▶ D-FF의 Setup / Hold Time을 알아보기 위한 Test Bench 코드

본문내용

⦁ D-FF 구현할 때, 참고할 점
module dff_rst (D, RST, CL, Q);
input D, RST, CL;
output Q;
reg Q;
always @(posedge CL or negedge RST)
// CL의 상승엣지(positive-edge)에서 데이터를 받아들임
begin
if (!RST) Q <= 0;
else Q <= D;
end
endmodule

① always @(posedge CL or negedge RST)
⇒ CL의 상승엣지, RST의 하강엣지 일 때 마다 다음 begin 문을 수행
즉, Q값이 CL의 상승엣지나 RST의 하강엣지 일 때 변화
② if (!RST) Q <= 0;
⇒ RST 가 0일 때, Q값은 reset (0) 이 된다.

참고 자료

없음