[Flowrian] Modulo-16 Binary Synchronous Bi-Directional Counter (TTL 74169) 회로의 Verilog 설계 및 검증

소개글

본 회로는 0~15 사이의 이진수를 증가하는 방향으로 혹은 감소하는 방향으로 카운팅하는
동기형 카운터 회로 (TTL 74169) 이다. 모든 신호는 클럭의 상승에지에 동기되어 동작하며,
4 비트 데이터를 병렬로 입력하는 기능, 2개의 카운터 인에이블 단자, 증가 혹은 감소의
카운팅 방향을 결정하는 단자, 업 카운팅 일때는 최대값 15에, 다운 카운팅 일때는 최소값 0에
도달했음을 알려주는 단자 등이 있다.

TTL 74169 회로에 대한 문서에는 게이트들로 구성된 조합논리회로도가 제공되지만
본 문서에서는 레지스터 전송 수준 (RTL, Register Transfer Level)에서 동일한 논리를
구현하도록 설계한다. 논리회로는 RTL 수준의 코드에서 자동으로 생성될 수 있고,
Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. Modulo-16 Binary Synchronous Bi-Directional Counter (TTL 74169) 회로의 Verilog 설계 및 검증

본문내용

동작 사양
- 본 회로는 0~15 사이의 이진수를 증가하는 방향으로 혹은 감소하는 방향으로 카운팅하는 동기형 카운터 회로 (TTL 74169) 이다.

- 본 회로의 몇가지 특징을 요약하면 다음과 같다.
* 단자 CP는 클럭으로서 상승 에지에 동기되어 동작한다.
* 단자 CETB와 CEPB는 카운터의 동작을 인에이블 시키는 기능으로서 두 단자의 값이 모두 `0`일때 카운터로 동작한다.
* 단자 PEB=`0` 일때 단자 {P3, P2, P1, P0} 의 값을 읽어 카운터 내부 값으로 세팅되어 {Q3, Q2, Q1, Q0} 에 출력된다.
* 단자 UdB는 카운팅 방향을 결정하는데 `1`이면 업 카운팅을 실행하고, `0` 이면 다운 카운팅을 실행한다

참고 자료

없음

압축파일 내 파일목록

TTL74169_design_20120828.zip
TTL74169_v1_20120828.pdf