Xilinx IP core의 설계 및 VHDL의 기초 설계법

소개글

본 자료는 Xilinx의 FPGA를 이용한 IP Core 설계기술을 정리한 자료 입니다.

목차

1. 서론 4

2. 간단한VHDL PROGRAM 설계 4
2.1. 4 bit Counter 설계하기 4
2.2. Shift 레지스터 설계하기 11

3. VHDL을 이용한 XILINX IP CORE의 설계 13
3.1. CLOCK Generator DCM 생성하기 13
3.2. BRAM을 이용한 DPRAM 생성하기 19

4. ISE 9.1 테스트벤치 만들기 24
4.1. 4 bit 카운터 테스트벤치 설계 24

5. VHDL을 이용한 PIN LOCKING 26
5.1. UCF 파일을 이용한 PIN Assign 26

6. ISE 9.1 ERROR 의 형태와 해결방안(TIP) 28

7. 결론 29

본문내용

서론
다음 보고서는 VHDL을 이용한 간단한 설계 실습 및 Xilinx IP Core의 사용법을 기술하였다. 알테라의 쿼터스 컴파일러와는 달리 Xilinx의 ISE 컴파일러는 무료컨텐츠로 IP Core를 지원하고 있다. 이에 IP Core의 사용은 예산절약을 도모하며 제품의 질을 향상 시킬 수 있다.
간단한VHDL Program 설계
VHDL (Very high speed integrated circuit Hardware Description Language)
HDL이전의 하드웨어 설계에서는 주로 레이아웃 편집기(layout editor)나 스키메틱 편집기(schematic editor)를 이용해 작은 블록을 설계하고 이것을 이용해 큰 블록을 설계하는 상향식 설계(bottom-up)를 했다. 하지만 설계해야 할 회로의 규모가 커지고 복잡도 가 증가 함에 따라 이러한 방법은 한계에 도달하게 되었다. 따라서 알고리즘이나 기능레벨에서 설계가 가능하도록 하는 HDL이 출현하게 되었다. HDL을 통해 회로를 설계하는 방식을 하향식(top-down)설계 방식이라 한다.
다음은 ISE 9.1을 사용하여 4bit Counter를 설계한 방법을 기술하였다.
4 bit Counter 설계하기
Project Navigator를 실행시킨 후 File > New Project를 선택한다.
그림 1 CNT4BIT New Project
단 프로젝트 위치는 한글이나 공백이 생성되면 안된다. 그러므로 바탕화면에 프로젝트를 생성하면 안된다.
Top-Level은 HDL을 선택한다. Top-Level이 HDL인 것은 설계할 하드웨어의 top module이 VHDL이나 Verilog인 것을 의미한다. 만일 다른 synthesis tool로 synthesis된 netlist를 가지고 implementation만 한다면 Top-Level을 “EDIF” 형식으로 지정해야 한다. 다음에서 Next를 선택한다.

참고 자료

없음