카이스트 전자공학실험1 실험7 연산증폭기 응용 결과보고서

소개글

카이스트 전자공학실험 연산증폭기 응용 실험 보고서 입니다.

목차

(1) 비반전, 반전 증폭기
(2)미분기
(3) 주파수 5.0kHz, duty-cycle 0.2인 구형파 발생기
(4) 1차 미분방정식
(5) 입력 신호와 출력 신호 사이의 관계가인 선형 시불변 시스템

본문내용

(1) 비반전, 반전 증폭기
1)

반전, 비반전 증폭기이다. 이상적인 op-amp라 가정하면 ,를 얻을 수 있다. op-amp의 단자에 KCL을 적용하면 gain은 다음과 같다.


입출력 관계는 반전증폭기는 음의 기울기를 갖는 직선(위상차가 180임을 의미한다. 따라서 반전 증폭기이다.), 비반전 증폭기는 양의 기울기를 갖는 직선이다. 단, op-amp의 에 의해 saturation되면 기울기가 0인 편평한 구간이 관계식이 된다. 실험 결과는 아래와 같다.
ⅰ) 반전 증폭기
이므로 이 되게끔 설계하면
이다. 입력 신호로 를 각각 넣어주면 아래의 결과를 얻는다.

위의 왼쪽 그림은 입력(노란색)과 출력(녹색)을 시간 축으로 나타낸 것이다. 출력 전압이 이고 따라서 gain이 -8.8이다.(위상이 반전되어있다.)(실측저항으로 계산한 gain 이론치는 -8.9이다.) 오른쪽 그림은 입출력간의 관계를 리사쥬 도형으로 나타낸 것이다. 입력과 출력간의 관계는 음의 기울기(크기는 gain인 8.8이다.)를 갖는 직선이 나온다. 입력신호를 크게 주면 op-amp의 에 의해 saturation되어 평평한 구간이 나오는 것을 관찰할 수 있다.(약 +14V, -13.7V였다.)
입력 저항을 측정하기위해 아래 그림과 같이 회로를 구성하였다. Rtest(1kΩ(실측 1.091kΩ))와 Vtest(1V)를 R1 옆에 달아 voltage divider로 이용하여 Rtest에 걸리는 전압을 측정하여 Rin을 구한다.

출력 저항을 구하기 위해 왼쪽그림과 같이 회로를 구성하였다.(입력을 short시켰다.) 역시 위에서와 같은 원리로 출력 저항을 구하면 결과는 다음과 같다.

참고 자료

없음