연산증폭기/반전증폭기 결과레포트

소개글

이번 실험은 연산 증폭기를 활용하여 각종 연산회로를 설계하는 목적을 가지고 있다. 실험의 양이 많이 2주로 걸쳐서 실험을 진행한다. 이번 주의 실험은 비교기와, 반전 연산, 비 반전 연산 증폭기에 대한 실험을 하였다

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본문내용

실험1) 비교기 실험
-먼저 입력 전압으로 0.5V로 둔 후 함수 발생기를 사용하여 진폭이 1V, 주파수 1KHz인 사인파를 가하면서, 비교기의 출력을 동시에 관찰하였다.
그리고 두 번째 로는 입력전압을 0.7V로 바꾼후 비교기의 출력을 관찰하였다. 그림 10-11(a)(b)에서 볼수 있듯이 노란색 그래프가 입력그래프인데 10-11(a)에서는 입력전압이 0.5V가 될 때 비교기에서 약 15V로 출력전압이 나타나고 다시 0.5V보다 작아 질 때 비교기에서 출력 전압이 -15V로 떨어지는 것을 볼 수 있다.
10-11(b)에서도 입력전압이 0.7V가 될 때 비교기에서 약 15V로 출력전압이 나타나고 다시 0.7V보다 작아 질 때 비교기에서 출력 전압이 -15V로 떨어지는 것을 볼 수 있다.
이상적인 연산증폭기는 개방회로 연산 증폭기 이득이 무한대이지만 실제적으로는 전압원의 전압이 로 제한되므로, 출력 전압은 이 전압을 넘을 수없다. 따라서 입력이 0.5V와 0.7V이더라도 출력이 15V가 최대인 것이다. 이때 연산 증폭기는 포화 되었다고 한다.
입력전압이 0.5V인 것 보다 0.7V일 때 출력전압이 15V되는 시간이 더욱 짧았다. 위 그래프에서 입출력 그래프가 원래는 Y축대칭으로 정확하게 맞아야 하는데 실험실의 오실로스코프의 기계의 오작동으로 인하여 조금 삐뚤어지게 나왔다.

참고 자료

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