latch-up에 관한 자료

소개글

레치업이 무엇인가?

레치업을 줄일려면 Cmos Technology 에 어떻게 해야될 것인가?

목차

Latch-up
Latch-up 발생 회로의 단면
Latch-up 발생 회로 모델
Bipolar Transistor
Latch-up 발생 조건
Latch-up 방지
Output buffer sample layout
Latch-up design rule(0.18um)
Latch-up design rule(0.35um)
Epitaxial process

본문내용

Latch-up
조 상 현
Latch-up
CMOS 회로의 기생 성분에 의해서 생기는 p-n-p-n 구조에서 VDD와 GND사이에 SCR(silicon controlled rectifier) 동작의 발생으로 과 전류가 흘러서 chip이 파괴되는 현상
CMOS 트랜지스터의 동작과는 무관하게 MOS의 parasitic에 의해 생기는 bipolar transistor에 의해 발생
Latch-up 발생 회로
Latch-up 발생 회로의 단면
in
out
Latch-up 발생 회로 모델
P
P
P
N
N
N
pnp bipolar transistor와 npn bipolar transistor가 positive feedback으로 연결
Icp가 발생하면 이는 Icn을 약 100배 키우고 이는 다시 Icp를 20배 키우는 형태로 전류가 계속 커진다.
Icn이 먼저 발생하는 경우도 마찬가지
전류가 아닌 전압이 생기는 경우도 마찬가지
Bipolar Transistor
Latch-up 발생 조건
CMOS inverter 출력단
인버터의 출력단의 MOS drain과 npn bipolar transistor 사이의 junction depletion capacitance를 통해 전압이 인가되는 경우
Output buffer와 같이 MOS의 size가 커지면 capacitance도 같이 증가
Capacitance가 커지면 한쪽을 통해서 순간적으로 높은 전압이 들어오면 양단의 전압이 일시적으로 같아지는 현상이 발생
Substrate current
Hot-carrier electron에 의한 substrate current에 의해서 발생하면 latch-up을 triggering 시킬 수 있다.
Latch-up 방지
Loop gain < 1

참고 자료

없음