서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 예비 보고서

목차

1. 실험 목적

2. 관련 이론
1) Arithmetic comparison circuit
2) Half-Adder
3) Full-adder
4) Ripple-carry adder

3. 사용 부품

4. 실험 과정 및 예상 결과

5. 참고문헌

본문내용

1. 실험 목적
1) Arithmetic comparator를 기본 게이트 및 VHDL로 구현한다.
2) 1-bit full adder를 기본 게이트 및 VHDL로 구현한다.
3) 3-bit ripple-carry adder를 기본 게이트 및 VHDL로 구현한다.

2. 관련 이론
1) Arithmetic comparison circuit
두 2진수 A, B의 크기를 비교하는 회로이다. 3개의 출력 AgtB, AeqB, AltB가 있으며 각각 A>B, A=B, A<B인 경우 1이 된다. 이때, 두 2진수 A, B는 unsigned라 가정한다.
두 4-bit 2진수 , 에 대하여 arithmetic comparator를 설계해 보면 다음과 같다. 먼저 , , , 라 하자. 이때, , , 로 나타 낼 수 있다. [그림 1]에 회로도를 나타내었다.

2) Half-Adder
두 1-bit 2진수의 덧셈 결과는 [표 1]의 진리표와 같다. 여기서 carry는 AND 연산으로, sum은 XOR 연산으로 얻을 수 있다. 이처럼 두 1-bit 2진수의 덧셈을 하는 회로를 half-adder라 한다. 회로도와 Graphical Symbol을 각각 [그림 2]과 [그림 3]에 나타내었다.

참고 자료

Stephen Brown & Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design, 3판, McGraw-Hill, 2009
서강대학교 전자공학과, 디지털 논리회로 실험, 서강대학교, 2017