<논리회로실험>J-K플립플롭

목차

Ⅰ. 서 론
1.1. J-K 플립플롭
1.2. 사용부품

Ⅱ. 본 론
2.1. 실험 과정: J-K 에지-트리거 플립플롭
2.2. 실험 결과

Ⅲ. 결 론

본문내용

Ⅰ. 서 론
1.1 J-K 플립플롭
J-K F/F은 S-R F/F의 S=1, R=1인 금지 상태에서도 동작하도록 개선한 회로이다. J-K F/F의 J는 S(set)에, K는 R(reset)에 대응하는 입력이다. J=1, K=1인 경우 J-K F/F의 출력은 이전 출력의 보수 상태로 변화, toggle상태이다.

<중 략>

Ⅱ. 본 론
2.1 실험 과정: J-K 에지-트리거 플립플롭
그림 4의 회로를 구성하여라. LED는 결과 논리를 보기 위한 것이며 출력이 LOW일 때 ON이 된다. PRE과 CLR는 비활성 레벨로 하기 위해 HIGH로 설정하여라. J에는 논리 1을, K에는 논리 0을 연결함으로써 세트(set) 모드를 선택하여라. 클럭을 LOW(동작시키지 않음)로 하고 PRE과 CLR모두 동시에 논리 0을 연결함으로써 이에 대한 영향을 테스트하여라. 프리셋(preset)과 클리어(clear) 입력은 동기인가? 아니면 비동기인가?

참고 자료

최신 디지털 공학 실험 - DAVIA M. BUCHLA 저