Zero forcing Equalizer Design(제로포싱 이퀄라이저)

소개글

9 tap (N=4) Zero forcing Equalizer Design
Channel impulse response에 따른 Digital Domain Zero forcing Equalizer를 설계 한다.

목차

1. 설계 목적 및 개요
2. 관련 이론
2.1 Equalizer 란 무엇인가?
2.2 Zero-forcing Equalizer (신호-강요 등화기)
3. 설계 문제
3.1. 아래의 소스 코드를 channel.m 파일을 보고 코드를 분석하시오.
3.2 아래의 Input의 값을 15에서 20으로 조정 후에 channel이 어떻게 변하는지 그래프로 나타내시오. (20일 경우에 channel의 모양이 어떻게 나오는지 설명하시오.)
3.3. ISI(Inter Symbol Interference)를 발견하지 않는 channel model 설계 하시오.
3.4 아이다이어그램을 이용한 ISI 측정과 coefficient 도출
3.5 Equalizer를 이용하여 channel에서 받았을 때의 다음과 같은 식에 의해서 ISI가 생기는 여부를 확인 하시오 (AWGN은 없다고 가정 하여 Performance 계산) 절차는 아래와 같음.

본문내용

1. 설계 목적 및 개요
Channel impulse response에 따른 Digital Domain Zero forcing Equalizer를 설계 한다.

2. 관련 이론
2.1 Equalizer 란 무엇인가?
2.1.1 개요
디지털 데이터가 송신측에서 수신측으로 전달되는 과정에서 전송 매체에 의해 펄스열은 감쇄, 왜곡된다.
왜곡은 펄스의 퍼짐(분산)으로 나타나고, 이는 펄스의 고주파 성분이 감쇄됨으로써 나타나며, 이는 ISI (Inter Symbol Interference)를 유발시킴.
그러므로 수신기 첫 단에 전치증폭기 (Pre-amplifier)와 등화기 (Equalizer)가 필요함.
등화기는 고주파 성분을 재생하여 펄스분산을 제거하는데, 이 과정에서 고주파 성분을 증폭함으로써 수신된 채널 잡음을 증가시키기도 함.
최적 등화기 설계는 ISI를 감소시키는 것과 채널 잡음을 감소시키는 것 사이에서 타협이 필요하며, 채널 잡음에 의한 영향은 펄스 검출 단에서 정합필터를 사용함으로써 최소화시킬 수 있음.
2.1.2 종류
- Zero-forcing equalizer
Transversal equalizer, Tap delay line equalizer 라고도 함. 표본화 판정을 내리는 순간에 이웃하는 펄스 출력 값이 0이 되도록 하여 판정 순
간이웃 펄스와의 ISI를 최소화함. 2N 개 Delay Unit가 필요함. 출력 펄스가 t=0 이외의 모든 Tb의 배수에서 0 값을 갖도록 탭 이득을 조정함. ISI=0가 되기 위한 Nyquist 조건 또는 ISI 제어 조건을 만족하도록 함.
- Least Mean Squared error equalizer
모든 2N 개의 점에서 펄스 표본 값이 0 이 되도록 강제하지 않고, 출력 표본 값들에서 발생하는 자승 평균에러가 최소가 되도록 탭 이득을 조정함.
- Automatic and Adaptive equalizer

참고 자료

없음