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목차

실험 8. 전가산기와 전감산기
5. 실험 고찰
6. 필요한 결과

본문내용

실험 8. 전가산기와 전감산기
5. 실험 고찰
1. 전가산기의 진리표에 대해 실험 1, 2, 3의 전가산기 실험값을 비교하시오. 여러분의 실험값을 논의하시오. 다음 회로에 대해 전가산기의 출력을 구하는 원리를 설명하시오.

(a) 실험 1과 2의 회로
실험 1과 2의 회로의 진리표값과 실험 결과값이 같다.
원리 : 전가산기는 뒷자리에서 올라온 자리올림수(Ci)를 포함하여 1bit 크기의 2진수 3자리를 더하여 자리올림수(Ci+1)와 합(S)를 구한다.

(b) 실험 3의 회로
진리표값과 실험 결과값이 같다.
원리 : 반가산기 2개를 연결해서 전가산기를 만든 논리회로다. 뒷자리에서 올라온 자리올림수(Ci)를 포함하여 1bit 크기의 2진수 3자리를 더하여 자리올림수(Ci+1)와 합(S)를 반가산기가 각각 구한다.

중략..

5. 그림 8-7에서 덧셈과 2의 보수 뺄셈을 수행할 때, Select 단자가 어떻게 IC 7483/7486을 제어하는지 설명하시오.
A3=1, B3=1일 때 덧셈을 하게되면 두 수가 더해져 10이 된다.
출력 S에서는 4bit 이상은 출력하지 못하기때문에 S3에는 0만 출력된다. 두 입력값이 더해져서 나온 올림수가 1인데 S에 출력 되지 못하고 C4에 출력된다.
Select 단자에서 값을 0을 입력하게 되면 IC 7483/7486에서는 덧셈으로 인식을 하여 덧셈을 수행하게 되고, Select 단자에서 값을 1을 입력하게 되면 IC 7483/7486에서는 2의 보수 뺄셈을 하는 것으로 인식하여 뺄셈을 수행한다.

6. 표 8-6E에서 구한 C4값에 대하여 설명하시오.
A3=1이고, B3=1일 때의 덧셈을 하게되면 두입력값이 더해져서 10이 되는데 출력 S에서는 4bit 이상은 출력하지 못하기때문에 S3에는 0만 출력된다. 두입력값이 더해져 생긴 올림수가 1인데 S에 출력 되지 못하고 C4에 출력된다.

참고 자료

없음