삼성전자 파운드리 공정기술 직무면접 준비자료

소개글

'삼성전자 파운드리 공정기술 직무면접 준비자료'에 대한 내용입니다.

목차

1. Si 에너지 밴드?
2. 에너지 밴드 갭?
3. 부도체, 반도체, 도체?
4. FET이란?
5. MOSFET이란?
6. MOSFET의 동작 원리?
7. MOSFET과 MOSCAP의 차이?
8. MOSFET Threshold Voltage의 control 방법 3가지?
9. Threshold Voltage의 설명, Sub-Threshold Voltage와 연관성?
10. Short channel effect란, 원인, 현상, 해결책?
11. PMOS가 NMOS보다 느린 이유, 해결책?
12. PN접합 밴드 다이어그램을 그리고 설명
13. PN접합 IV curve 그리고 설명
14. HKMG(High K Metal Gate)란?(SiO2대신 사용할 수 있는 절연막? 두께가 얇아질 때 누설전류를 줄일 수 있는 방법? 금속Gate 쓰면 Vth 낮은 이유?)
15. 무어의 법칙, 스케일링 이슈, 진보된 공정?
16. 반도체 8대 공정 설명, 가장 중요하다고 생각하는 공정?(간단히)
17. 웨이퍼 제조
18. 산화(Oxidation)
19. 박막 증착(Deposition)
20. 포토 공정(Photo Lithography)
21. 식각(Etch)
22. 증착/이온 주입(Ion implantation)
23. 금속 배선(Metalization)
24. Electrical Die Sorting(EDS)
25. 패키징, 최종검사(Packaging, Final test)
26. FinFET?
27. DRAM?
28. NAND FLASH MEMORY?
29. 3D NAND FLASH MEMRY?
30. SRAM?
31. GAA와 MBCFET?
32. EUV공정 원리, 사용하는 이유?

본문내용

①Short channel effect
MOSFET의 크기(채널의 길이)가 줄어들면, 속도 증가(커패시턴스 감소)/원가 감소(칩 사이즈 감소) 등의 장점이 있음.
하지만, 채널 길이가 1um 이하가 되면 1um 이상에서는 무시할 수 있었던 게이트 전극에 의한 이차효과를 더는 무시할 수 없게 되고, 이를 short channel effect(SCE)라고 함.
Vth roll-off, Drain Induced Barrier Lowering(DIBL), Hot Carrier Injection(HCI), Punch-through 등이 있음. 얘들은 MOSFET 수명을 나빠지게 함.
②Vth roll-off
Long channel FET보다 short channel FET의 Vth가 더 작게 되는 현상. 채널 길이가 감소할수록 게이트가 가하는 효과 대비 소스, 드레인의 영향이 커지기 때문에, 소스, 드레인에 의해 만들어지는 공핍 영역만큼 반전층 형성을 위해 게이트에 가해지는 전압이 덜 필요하기 때문,
>short channel FET의 Vth를 long channel만큼 키우기 위해 short FET의 채널 영역에 더 많은 붕소를 도핑.
③Drain Induced Barrier Lowering(DIBL)
드레인의 전계에 의해 소스, 채널의 potential barrier가 감소하는 현상. 소스와 드레인 사이 거리가 짧을수록 효과가 커지기 때문에 단채널에서 효과가 큼. 누설전류를 크게 함.
>채널 영역 도핑을 높이면 완화 가능, 하지만 이는 Vth와 연관되므로 쉽게 바꿀 순 없음. 대신 동작전압(Vdd)을 낮춰서 DIBL을 낮추고 있음.
④Punch-through
소스. 드레인의 공핍영역이 맞닿으면 게이트 전압 필요 없이 드레인 전압에 의해 캐리어가 이동. 이는 단채널에서 더욱 쉽게 발생, 펀치스루가 생기면 정확히 on/off 동작을 못하니까 억제되어야 함.