"verilog 계산기" 검색결과 81-100 / 108건

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  Register Transfer Level (RTL ) 기능을 이용한 Verilog 자판기 구현 (컴퓨터 아키텍쳐 실습)

  내용 자판기를 simulation하는 verilog module을 만들어 본다. ... State 1 : Reset State로써 output 값과 내부 계산을 위해 사용되는 integer 변수들을 모두 0으로 초기화한다. ... Computer Architecture Lab Lab 04: RTL Verilog Code 1.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 결과보고서

  행위 수준 모델링의 Verilog구조는 C프로그래밍 언어와 많은 면에서 유사하다. ... 값이 다를 때 출력한다. 2개의 반가산기와 OR GATE를 사용 하여 전가산기를 구성하는데 쓰인다. ... B(1011)+D(1101)에 Cin(1)을 더해주면 이론상 앞의 계산에서 1만 더해주면 된다. 8+1=9는 (1001)이므로, 이론과 실제 실험결과가 일치한다는 것을 알았다.

  리포트 | 15페이지 | 1,500원 | 등록일 2013.09.09 | 수정일 2013.09.15

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  [Flowrian] 최대값 탐지 회로 구조의 Verilog 설계 및 시뮬레이션 검증

  본 문서는 연속으로 입력되는 8 비트 데이터에서 최대값을 계산하는 모듈이다.8 비트 레지스터, 덧셈기, 비교기를 설계한 후에 이들을 결합하여 최대값 탐지 모듈을 설계한다.하위모듈을은 ... 모든 모듈들은 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다

  리포트 | 16페이지 | 2,000원 | 등록일 2011.09.10

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  FPGA 디지털 시스템 설계 : 16bit Full adder 설계

  Verilog code 16bit full adder와 testbench의 verilog code는 다음과 같다. ... 두 숫자의 크기는 16bit여야 하며, 마찬가지로 그 결과값도 16bit여야 하므로 sum과 a, b는 [15:0]를 적어 16bit로 구성하였다. boolean으로 16bit 덧셈을 ... full adder는 1bit full adder를 module로 만들어 사용하면 편리하기 때문에 1bit full adder를 작성하였다. 1bit full adder는 따로 verilog

  리포트 | 3페이지 | 1,000원 | 등록일 2012.06.18

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  연세대 전기전자 기초실험 9. 연산 회로 설계 실험 (결과보고서)

  4비트 덧셈기 / 뺄셈기의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작 시켰을 때의 가능한 최대 동작 주파수를 계산하시오. ... 병렬 덧셈기에서는 캐리의 전파 시간을 단축시키는 방법이 많은데 가장 광범위하게 사용되는 기법은 캐리 예측(Carry look ahead)의 원리를 이용하는 것계산할 수 있다. ... verilog 시뮬레이션을 통해 실험해 보는 것이었다.

  리포트 | 9페이지 | 1,000원 | 등록일 2007.12.30

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  [VerilogHDL] CLA를 이용한 16bit 산술논리장치(ALU) 설계

  디지털설계 고속가산기(CLA)를 활용한 16bit 산술논리장치(ALU) 설계 목 차 설계개요 개념설계 회로구현 결과검토 ■ 설계개요 고속가산기를 활용하여 8가지 연산(덧셈, 뺄셈, ... Carry Lookahead Adder, CLA)는 가수와 피가수의 덧셈에 의해 부분합(sum)을 구하는 동신에 전 자리의 올림수(carry)계산을 독립으로 하고, 부분합과 올림수를 ... ') Ai 0 0 1 0 1 논리곱 (A and B) Ai AND Bi 0 0 1 1 0 논리합 (A or B) Ai OR Bi 0 0 1 1 1 전달 (A) Ai 0 0 고속가산기(

  리포트 | 6페이지 | 3,500원 | 등록일 2015.08.02

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  전전컴실험Ⅱ 06반 제05주 Lab#04 [Arithmetic Logic, Comparator] 예비 보고서

  파형에서 sum이 계산의 결과값인 D를 뜻하고, carry는 빌려오는 숫자인 B를 뜻한다. ... Reference (참고문헌) [1] 서울시립대 uclass 교안 (lab #04) [2] Verilog-2001 디지털 시스템 설계 [3] Hyperlink "http://blog.naver.com ... (나) 전감산기는 두 개의 반감산기로 이루어져있다.

  리포트 | 9페이지 | 1,000원 | 등록일 2013.09.09 | 수정일 2013.09.15

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  FPGA 디지털 시스템 설계 : 볼링 점수 계산기 프로젝트

  볼링 점수를 계산하는 구조를 간단하게 나타내면 위와 같다.

  리포트 | 3페이지 | 2,000원 | 등록일 2012.06.18

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  디지털 논리 실험, Half adder와 Full adder 실험 예비 보고서

  Verilog HDL 분석 1) 반가산기의 Verilog HDL module HALF_ADDER(X, Y, S, COUT); input X, Y; ... 이때 두 번째 비트에서 올림수가 생길 경우 계산에 의해 얻어지는 수의 최상위 비트가 1이 되므로 음수의 범위에 그대로 존재하는 반면 두 번째 비트에서 올림수가 생기지 않을 경우 계산에 ... 각각 2개의 입력과 출력 단자로 구성되어 있고, 앞에서 증명, 정의한 것에 따라 S=X xor Y, COUT=X and Y로 assign된다. 2) 전가산기의 Verilog HDL

  리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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  VHDL로 작성한 계산기의 소스 파일 입니다.

  그러고 보니 현재 계산기 모듈에 변화 없이 문제 해결이 가능하군요. ... VHDL로 작성한 계산기 소스파일입니다. 4칙연산(더하기,빼기,곱하기,나누기)를 수행하여 4개의 7 segment에 출력하도록 합니다. ... 아니면 입력 받는 모듈 앞에 버튼의 입력을 받았으때 처음 누른 값만 한 사이클동안 계산기 모듈에 넘겨주는 작은 스테이트 머신을 삽입하셔도 가능합니다.

  리포트 | 30페이지 | 3,000원 | 등록일 2008.03.30 | 수정일 2021.06.28

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  4bit Full Adder (4비트 전가산기 구현) Verilog Design

  ★ FA( Full Adder : 전가산기 ) 반가산기는 2진수의 한 자릿수만 계산할 수 있다. n bit의 2진수 덧셈을 위해서는 아랫자리에서 올라온 자리올림을 함께 계산하여야 하는데 ... 자리올림(C) : Carry ★ 논리식 ★ 논리회로 ★ Verilog Source module fulladder(x, y, cin, s, cn); output s, cn; input ... , 즉 두 개의 2진수 A와 B에 자리올림까지 함께 더하는 회로가 전가산기이다. ★ 진리표 ★ K - Map a.

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12 | 수정일 2020.09.10

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  verilog 베릴로그 booth multiplier와 CLA로 구현한 자판기 (보고서,발표자료 포함)DE2-70보드 다운가능 v file 포함

  프로젝트 소개 (1) 프로젝트 목표 수업시간을 통해 배운 카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용하여 verilog ... Adder, multiplier는 각각 계산이나 구조에 따라서 여러 방식이 존재하고, 특성이 각기 다르므로 상황에 따라서 가장 적절한 구조를 찾아서 쓰면 된다고 배웠습니다. ... 4종류의 동전과 7가지의 상품이 있고 그 상품의 개수를 입력하면 곱하여 한꺼번에 계산이 되고 반환 버튼을 누르면 금액에 따라 반환되는 동전의 종류와 개수가 표시 됩니다.

  리포트 | 21페이지 | 4,000원 | 등록일 2008.12.29

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  Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

  즉, 우리가 1bit full-adder를 이용하여 수 bit의 가산기를 구현한다고 하면, 전체적인 개념은 가산기를 bit의 숫자만큼 병렬로 이어놓은 것이 될 것이고, 각 가산기는 ... 신호가 결과로 얻어지지 않았고, 서 로 다른 신호 X=1 Y=0, 또는 X=0 Y=1을 받았을때에는 결과 값 으로 신호가 얻어질수 있었다. - adder의 구현의 경우 단 1자리의 계산이지만 ... Verilog HDL File에서 Verilog 코드를 작성한다.(xor Gate,Full-Adder) 6. 컴파일하고 제대로 동작하는지 확인하기 위해 시뮬레이션을 한다. 7.

  리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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  연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

  또한 7-세그먼트 제어기도 verilog 시뮬레이션으로 동작시켜 보았다. ... 구현한 멀티플렉서의 모양은 다음과 같다. ③ 7-세그먼트 디코더의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작 시켰을 때의 가능한 최대 동작 주파수를 계산하시오. ... 실험 과정에서 delay를 측정하지 않았기 때문에 실험 값을 대입하여 동작 주파수를 계산할 수는 없지만 만약 최대 경로 지연 시간이 50ns이라고 가정하면 최대 동작 주파수는 다음과

  리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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  [자기소개서]항공우주연구원

  전공 관련기술 및 S/W 사용능력 ‘xx 전기/전자/통신계 개발’프로젝트에서 GPSR설계 및 제작에 참여하여 C언어 활용 능력을 익혔고, verilog HDL 또한 사용 하였습니다. ... 적용 -FSMC 구현으로 system capacity, average delay, delay violation probability, packet drop probability 계산 ... 그리고 한국항공우주연구원은 스마트 무인기 사업 추진 및 한국형 우주 발사체 사업 등 대한 민국 항공기술 발전의 핵심을 담당하는 선두주자입니다.

  자기소개서 | 2페이지 | 5,000원 | 등록일 2012.12.07 | 수정일 2019.01.03

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  디지털 논리 실험, Half adder와 Full adder 실험 결과 보고서

  필요없이 독립적으로 동작할 수 있기 때문에 보다 빨리 계산할 수 있다. ... 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 실험 6에서는 Half Adder와 Full Adder의 원리를 공부하고 그 원리를 토대로 회로를 구성하고 Verilog ... 하지만 이 경우에는 4-bit로써 계산 단계 자체가 원래 적기 때문에 ripple방식과 cla방식 간의 속도 차이가 크게 나지 않을 수 있다. 3) 지연을 개선할 수 있는 Adder를

  리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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  곱셈기(디지털회로 텀프로젝트)

  해석)signed number 2 비트짜리 곱셈기를 설계하라. Binary 입력 값은 dip switches 를 통해 주어지거나 다른 입력 스위치로 넣을 수 있다. ... #Truth table 작성 입력 (INPUT) 출력 (OUTPUT) a1 a0 10진수 b1 b0 10진수 부호 m3 m2 m1 m0 계산값 0 0 0 0 0 0 0 0 0 0 0 ... 0 0 1 11 (a1a0) 0 0 0 1 10 (a1a0) 0 1 1 0 f(SOP)=(a1a0b0+a0b1b0) f(SOP)=a0b0 # 프로그램 디자인 (max plus , verilog

  리포트 | 5페이지 | 무료 | 등록일 2010.09.17

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  HDL - serial ADDER report

  Serial_Add -verilog report- 목차 1. Module Code 2. TestBench Code 3. Simulation 1. ... 기존의 code에 xor 인스턴스를 추가해서 사용하면 보수화 즉, 음수와의 합 또한 계산이 가능하도록 넣어줄 수 있으며, 음수, 양수를 결정하는 것은 TestBench에서 할 일이다 ... rst,sig; reg [7:0] dout; input sig; reg [3:0] j; //count를 위한 내부 reg wire sum ,sign; wire cout; //전가산기의

  리포트 | 8페이지 | 1,000원 | 등록일 2010.12.19

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  부산대 전자전기공학부 3학년 1학기 디지털 회로 설계 실험 4bit up 계산기

  계산기 잘 돌아가고요 a+받았던 소스입니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2009.03.11

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  [디지털공학]8비트 덧셈, 뺄셈기 verilog로 구현

  1. 소스코드 /////////////////////////////////////////////////////////////////////////////////////////////////////// // File name : AddSub_8bit.v // module..

  리포트 | 3페이지 | 1,000원 | 등록일 2006.07.21

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